CS233821B1 - Zapojení řídicí logiky příznakového analyzátoru - Google Patents

Abstract

Zapojení umožňuje přesnější a jed- - nodušší řízení a použití jednodušších integrovaných obvodů v navazujících čás- - těch. Celá řídicí logika sestává z přijímacích klopných obvodů dat, atartu a stopu, stavového registru složeného ze dvou klopných obvodů typu D a klopného obvodu typu RS pro funkci jednorázového měření, tří pomocných zpožSovacích RC členů, hradla pro výstup signálu ŘEŠET, výkonového invertoru pro výstup signálu STROBE s invertoru pro vstup signálu HOLD.

Description

Vynález se týká zapojeni řidiči logiky příznakového analyzátoru, umožňující přesnější a jednodušší řízeni a použiti jednodušších integrovaných obvodů v navazujících částech.

Dosavadní řešení příznakového analyzátoru využívají hradlování hodinového signálu pro generátor cyklické kontroly. Nevýhodou dosud používaného způsobu řešení jsou obtíže s dodržením přesného časováni přenosu dat ze vstupu až do generátoru cyklické kontroly. Pamět zobrazovače dosavadního řešeni musí být sestavena ze složitějších klopných obvodů, spouštěných hranou řídícího signálu.

Tyto dosavadní nevýhody odstraňuje zapojení řídicí logiky příznakového analyzátoru podle vynálezu.

Podstatou vynálezu je, že vstup DATA H je spojen se synchronním nastavovacím vstupem OK klopného obvodu dat, jehož výstup je spojen se vstupem DATA generátoru cyklické kontroly, vstup DATA L je spojen se synchronním nulovacím vstupem 3K klopného dbvodu dat, vstup START je spojen s datovým vstupem D klopného obvodu startu, jehož výstup je spojen s hodinovým vstupem prvního D klopného obvodu stavového registru, vstup STOP je spojen s datovým vstupem D klopného obvodu stopu, jehož výstup je spojen 8 hodinovým vstupem druhého D klopného obvodu stavového registru, vstup CLOCK js spojen jednak s hodinovým vstupem 3K klopného obvodu dat, D klopného obvodu startu a D klopného obvodu stopu a jednak se vstupem CLOCK generátoru cyklické kontroly, vstup NUL js spojen s nastavovacím vstupem prvního a druhého D klopného obvodu stavového registru a nulovacím vstupem OK klopného obvodu dat a současně přes třetí zpožďovací RC člen s prvním nastavovacím vstupem RS klopného obvodu, jehož výstup je spojen s datovým vstupem prvního D klopného obvodu, vstup HOLD je spojen přes invertor s druhým nastavovacím vstupem RS klopného obvodu, přitom výstup prvního D klopného obvodu je

233 821 spojen jednak s nulovacím a datovým vstupem druhého klopného obvodu a jednak přes hradlo ΝΑΝΟ se vstupem RESET generátoru cyklické kontroly, zatímco inversní výstup prvního D klopného obvodu je spojen přes první zpožďovací obvod s hradlem NAND, přičemž inversní výstup druhého 0 klopného obvodu je spojen- jednak přes výkonový invertor se vstupem STROBE paměti zobrazovače, jednak s nulovacim vstupem RS klopného obvodu a jednak přes druhý zpožďovací RC obvod s nulovacim vstupem prvního O klopného obvodu.

Hlavní předností vynálezu je možnost, při současném obvodovém zjednodušení, přivést společný hodinový signál na všechny klopné obvody řídicí logiky i na generátor cyklické kontroly bez hradlováni, čímž se zpřesní časování a zvýši mezní kmitočet příznakového analyzátoru. V paměti zobrazovače lze použít jednodušší klopné obvody, spouštěné úrovní H řídicího signálu.

Vynález blíže objasní přiložené výkresy, kde na obr. 1 je uvedeno blokové schéma zapojení řídicí logiky příznakového analyzátoru a na obr. 2 je časový diagram signálů.

Vstup 1 DATA H je propojen se synchronním vstupem £ OK klopného obvodu 8 dat, jehož výstup £ je spojen se vstupem 211 DATA generátoru 21 cyklické kontroly. Vstup 2 DATA L je připojen k synchronnímu nulovacimu vstupu K 3K klopného obvodu £ dat. Vstup 3 START je spojen s datovým vstupem D D klopného obvodu 9 startu, jehož výstup £ je spojen s hodinovým vstupem O prvního D klopného obvodu 12 stavového registru 11. Vstup 4 STOP je spojen s datovým vstupem D D klopného obvodu 10 stopu, jehož výstup Q je spojen s hodinovým vstupem C druhého D klopného obvodu 13. Vstup 5 CLOCK je spojen se společným bodem hodinových vstupů C OK klopného obvodu 8 dat, O klopného obvodu 9 startu, D klopného obvodu 10 stopu a vstupu 212 CLOCK generátoru 21 cyklické kontroly. Vstup 6 NUL je spojen s nastavovacím vstupem S prvního a druhého D klopného obvodu 12 a 13 a nulovacim vstupem R 3K klopného obvodu 8 dat a současně přes třetí zpožďovací RC člen 19 s prvním nastavovacím vstupem S RS klopného obvodu 18, jehož výstup £ je spojen s datovým vstupem D prvního 0 klopného obvodu 12. Vstup 7 HOLD je připojen přes invertor 20 ke druhému nastavovacímu vstupu S RS klopného obvodu 18. Výstup £ prvního D klopného obvodu 12 je spojen s nulovacim a datovým vstupem R, 0 druhého D klopného obvodu 13 a současně přes hradlo 15 NAND se vstupem 213 RESET generátoru 21 cyklické kontroly.

233 821

Η

Mezi inversní výstup 2 prvního O klopného obvodu 12 a hradlo 15 NAND je vřazen první zpožďovací RC obvod 14. Inversní výstup £ druhého D klopného obvodu 13 je spojen jednak přes výkonový investor 16 se vstupem 221 STROBE paměti 22 zobrazovače, jednak s nulovacím vstupem R RS klopného obvodu 18 a jednak přes druhý zpožďovací obvod 17 8 nulovacím vstupem R prvního klopného obvodu 12.

časové průběhy signálů 63. 04, 05, 06, 07, 0213, 0221 na vstupech 3, 4, 5, 6, 7, 213, 221 jsou znázorněny na obr. 2. Funkce řídicí logiky příznakového analyzátoru podle vynálezu je následující. Vždy na náběžnó hraně signálu 05 CLOCK se snímá stav signálů 01 a 02 QAT, 03 START a 04 STOP. 3K klopný obvod 8 dat zpozdi data o jeden hodimový cyklus, čímž se vytvoří časový prostor pro zpracování signálů 03 START a 04 STOP. Tento prostor umožní v datovém kanálu zpracovat již bit současný s náběžnou hranou signálu 03 START. Výstupy £ D klopného obvodu 9 startu a 10 stopu řídi stavový registr 11 tvořený prvním a druhým O klopným obvodem 12 a 13 tak, že v počátečním stavu<0101> (pořadí £₁₂. %2* &13’ S13) stavový registr 11 na náběžnou hranu signálu 09 na výstupu £

O klopného obvodu 9 startu. Oakékoliv změny signálu 04 STOP neovlivni stavový registr 11, neboť na datovém vstupu O druhého O klopného obvodu 13 je úroveň L.

V okamžiku příjmu náběžné hrany signálu 03 START přejde stavový registr 11 do stavu <1001}. Současně vytvoří první zpožďovací RC obvod 14 a hradlo 15 ΝΑΝΟ krátký impuls 0213 RESET, který vynuluje generátor 21 cyklické kontroly (dále jen GCK) a tím jej připraví na zápis prvního bitu datového řetězce,>připraveného v □K klopném obvodu 8 dat. Datový řetězec ze vstupu 1 DATA H a vstupu 2 DATA L pak synchronně vstupuje, se zpožďenim o jeden hodinový cyklus způsobený „prodloužením GCK 21 o OK klopný obvod 8 dat, řízen signálem 05 CLOCK do GCK 21. Stavový registr 11 mezitím stále čeká na příjem náběžné hrany signálu 04 STOP. V okamžiku jejího přijmu přijde do stavu (1010}. Oo GCK 21 se současně s tím jeětě zapíše poslední bit datového řetězce, který však byl vlastně sejmut ze vstupu 1 DATA H a vstupu 2 DATA L již o jeden hodinový cyklus dříve, vlivem OK klopného obvodu 8 dat.

To je v souladu s protokolem příznakové analýzy, podle něhož se do výsledného příznaku bit s hranou signálu 04 STOP již nezapočítává. Ve stavu <1010} vysílá stavový registr 11 přes výkonový invertor 16 signál 0221 STROBE, který přepíše obsah GCK 21 do paměti zobrazovače 22.

^u 233 821

Délka impulsu signálu 0221 STROBE je určena druhým zpožďovacím RC obvodem 17 tak, aby byla delší než minimum vyžadované pamětí zobrazovače 22 ala kratší než nejasněl možný hodbinový cyklus signálu 05 CLOCK. Po této době přejde stavový registr 11 asynchronně do stavu (0101).

Není-li vstupem 7 HOLD vyžádána funkce jednorázového měřeni, zůstává RS klopný obvod 18 ve stavu(l), na vstupu D prvního D klopného obvodu 12 je úroveň H a může ihned (tj. po jednom hodinovém cyklu) dojít k dalšímu startu. Oe-li však na vstupu 7 HOLD úroveň L, překlopí ee současně s přechodem stavového registru 11 do stavu ^lOlo) RS klopný obvod 18 do stavu ¢0^. a úroveň L na vstupu O prvního O klopného obvodu 12 znemožní další start. Tento stav setrvá až do příchodu signálu 06 MOL. Signál 06 NUL jednak asynchronně vynuluje OK klopný obvod 8 dat, čímž připraví počáteční podmínky přijmu příznaku podle protokolu příznakové analýzy i pro případy třístavových uzlů, jednak asynchronně nastaví stavový registr 11 do atypického stavu ^1110^ , čímž přes hradlo 15 NAND trvale nuluje GCK 21_zpřes výkonový invertor 16 tyto nuly zapisuje do paměti zobrazovače 22 a jednak nastaví RS klopný obvod 1.8 do stavu {1} · ^Po dobu aktivity signálu 06 NUL není možné snímání příznaků. V okamžiku ukončení signálu 06 NUL přejde stavový registr 11 asynchronně do počátečního stavu ^OlQl) a vlivem třetího zpožďovacího členu RC 19 zůstane RS klopný obvod 18 ve stavu <l) . Tím jsou opět obnoveny podmínky pro sejmutí jednoho příznaku.

Zapojeni podle vynálezu je určené pro příznakové analyzátory.

233 821

Claims (7)

1. předmět vynálezu

   Zapojení řídicí logiky příznakového analyzátoru, vyznačené tím, že vstup (1) DATA H je spojen se synchronním nastavovacím vstupem (□) OK klopného obvodu (8) dat, jehož výstup (Q) je spojen se vstupem (211) DATA generátoru (21) cyklické kontroly, vstup
2. (2) DATA L je spojen se synchronním nulovacim vstupem (K)

   OK klopného obvodu (8) dat, vstup
3. (3) START je spojen s datovým vstupem (D) D klopného obvodu (9) startu, jehož výstup (Q) je spojen 8 hodinovým vstupem (C) prvního D klopného obvodu (12) stavového registru (11), vstup
4. (4) STOP je spojen s datovým vstupem (D) D klopného obvodu (10) stopu, jehož výstup (Q) je spojen s hodinovým vstupem (C) druhého D klopného obvodu (13) stavového registru (11). vstup
5. (5) CLOCK je spojen jednak a hodinovým vstupem (C) OK klopného obvodu (8) dat, D klopného obvodu (9) startu a D klopného obvodu (10) stopu a jednak se vstupem (212) CLOCK generátoru (21) cyklické kontroly, vstup
6. (6) NUL je spojen s nastavovacím vstupem (S) prvního a druhého O klopného obvodu (12,13) stavového registru (11) a nulovacim vstupem (R) OK klopného obvodu (8) dat a současné přes třetí zpožďovací RC člen (19) s prvním nastavovacím vstupem (S) RS klopného obvodu (18), jehož výstup (Q) je spojen s datovým vstupem (D) prvního D klopného obvodu (12), vstup
7. (7) HOLD je spojen přes invertor (20) s druhým nastavovacím vstupem (S) RS klopného obvodu (18), přitom výstup (Q) prvního D klopného obvodu (12) je spojen jednak s nulovacim a datovým vstupem (R.D) druhého D klopného obvodu (13) a jednak přes hradlo (15)

   NAND se vstupem (213) ŘEŠET generátoru (21) cyklické kontroly, zatímco inversní výstup (Q) prvního D klopného obvodu (12) je spojen přes první zpožďovací RC obvod (14) s hradlem (15) NAND, přičemž inversní výstup (oj druhého D klopného obvodu (13) jo spojen jednak přes výkonový invertor (16) se vstupem (221) STROBE paměti (22) zobrazovače, jednak s nulovacim vstupem (R) RS klopného obvodu (1S) a jednak přes druhý zpožďovací RC obvod (17) s nulovacim vstupem (R) prvního D klopného obvodu (12).