CS232229B1 - Zapojení k zamezení saturace zesilovače - Google Patents

Abstract

Vynález se týká zapojení digitálních obvodů na vstupu D/A převodníku zabraňující saturaci výkonových zesilovačů. Podstatou vynálezu je zapojení čítače, který je řízen komperátorem, který komparuje vstupní signál a signál z výstupu čítače. Toto zapojení ovládá digitální vstup D/A převodníku, jehož výstup řídí výkonový zesilovač. Zapojení je určeno pro vektorové vychylovací systémy.

Description

Vynález se týká zapojení k zamezení saturace zesilovače.

Při digitálním řízení velikosti proudu v indukčnosti pomocí digitálně analogových převodníků a zesilovače, například při magnetickém vychylování elektronového svazku je nebezpečí, že při velké změně vstupní digitální hodnoty dojde na určitou dobu k saturaci zesilovače, kdy zesilovač nepracuje ve své lineární oblasti charakteristiky. Po skončení přechodového děje na výstupu převodníku se zesilovač zotavuje po dobu, která může být podstatně delší než doba přechodového děje a teprve po této době dosáhne výstupní proud zesilovače požadovanou hodnotu. Tím dochází k tomu, že skutečná ustalovací doba zesilovače po velkém skoku je podstatně delší než teoreticky dosažitelná hodnota. Proto jsou do zesilovače často vřazovány obvody zabraňující jeho saturaci. Jejich nevýhodou je však to, že zpravidla zmenšují dosažitelnou rychlost změny výstupního signálu, závislou na čase, přesnost, a stabilitu.

Tyto nevýhody odstraňuje zapojení k zamezení saturace zesilovače, vyznačené tím, že vstup zesilovače je spojen s výstupem šestnáctibitového D/A převodníku, jehož prvních osm vstupů pro bity s nižší váhou je spojeno s prvními osmi vstupy pro bity s nižší váhou šestnáctibitového vstupu, jehož druhých osm vstupů pro bity s vyšší váhou je spojeno s prvními osmi vstupy komparátoru, jehož druhých osm vstupů je spojeno jednak s druhými osmi vstupy pro bity s vyšší váhou šestnáctibitového D/A převodníku a jednak s osmi výstupy čítače, jehož hodinový vstup je spojen s generátorem a dalšími dvěma vstupy se dvěma výstupy komparátoru.

- 2 232 229

Hlavní předností zapojení dle vynálezu je skutečnost, že velká změna digitálního údaje na vstupu D/A převodníku se přenese na výstup D/A převodníku aproximována postupně malými změnami výstupního signálu na výstupu D/A převodníku,a tím buzený zesilovač se nikdy nedostane do saturace a jeho ustalovaci doba na vysokou přesnost je kratší.

Vynález blíže objasní přiložený výkres, na kterém je naznačeno blokové schéma. Vstup £ pro šestnáctibitový signál je rozdělen na dvě osmibitové části, přičemž osm prvních vstupů obsahujících bity s nižší váhou je spojeno přímo s osmi vstupy s nejnižší váhou šestnáctibitového převodníku 2, Druhých osm vstupů s vyšší váhou je spojeno s prvními osmi vstupy £ osmibitového komparétoru 4» jehož druhých osm vstupů 8 je spojeno s osmi výstupy 14 čítače £ a současně s osmi vstupy 16 pro bity s nejvyšší váhou šestnáctibitového D/A převodníku 2,. Hodinový vstup 11 čítače £ je připojen ke generátoru 6 hodinového signálu o požadovaném kmitočtu. První vstup 12 čítače £ uvolňující čítání je spojen s prvním výstupem komparétoru 4> který ohlašuje rovnost obou vstupních osmibitových signálů. Druhý vstup čítače £ určuje směr čítání a je spojen s druhým výstupem 10 komparétoru 4·

Za provozu pracuje zapojení takto: Předpokládejme nejprve, že vstupní signál na obou osmibitových vstupech £, 8 komparátoru 4 niá stejnou binární hodnotu. V tom případě má první výstup £ komparétoru 4 označující rovnost takovou hodnotu, že prvním vstupem 12 čítače £ je blokováno čítání hodinových pulsů přiváděných na hodinový vstup 11 čítače £. V tomto stabilním stavu zůstane zapojení tak dlouho, pokud se nezmění horních osm bitů s vyšší váhou na vstupu £. Jestližapia vstupu £ změní signál například tak, že horních osm bitů zvětší svou binární hodnotu, změní se hodnoty na obou výstupech £,. 10 komparétoru 4j přiváděných na vstupy £2, 13 čítače £ tak, že první vstup £2 povolí čítání vstupních hodinových impulsů a druhý vstup 13 nastaví směr čítání tak, že čítač 4 Citů směrem vpřed. Tento stav je zachován až do okamžiku, kdy dojde k rovnosti obou signálů na vstupech £, 8 komparétoru 4· V tomto okamžiku se změní stav na prvním výstupu £ komparétoru 4,a tím i na prvním vstupu £2 čítače £, čímž se zastaví čítání. Jestliže horních osm bitů

- 3 232 229 na vstup J se změní tak, že jejich binární hodnota se zmenší, probíhá celý proces s tím rozdílem, že druhý vstup 13 čítače 2 má takovou hodnotu, že čítač 2 čítá vzad. V klidovém stavu je tedy informace přiváděná na vstupy 16 s větší váhou D/A převodníku J2 rovna informaci v horních osmi bitech na vstupu J.

Po změně vstupního signálu se bude informace na vstupech 16 D/A převodníku 15 měnit postupně s krokem rovným 1/256 celého rozsahu tak dlouho, až je znovu dosaženo rovnosti. Rychlost změny těchto, kroků určená kmitočtem generátoru 6 je nastavena tak, aby byl zesilovač J mezi jednotlivými skoky v ustáleném stavu. Tím je dosaženo toho, že při libovolné skokové změně vstupního signálu je zesilovač J vždy v lineární oblasti své přenosové charakteristiky. Ustálení celého obvodu -lze navíc sledovat na prvním výstupu 2 komparátoru J, který označuje rovnost vstupního a výstupního signálu čítače 2·

Zapojení je možno použít všude tam, kde proud cívkou je přes zesilovač a D/A převodník řízen digitálním údajem a kde tento údaj mění skokově svoji hodnotu o velkou část celého rozsahu, jak je tomu například v magnetickém vychylovacím systému elektronového litografu s vektorovým řízením výchylky, případně ve vektorových zobrazovacích systémech.

Claims (1)

1. PŘEDMĚT VYNÁLEZU

   232 229

   Zapojení k zamezení saturace zesilovače, vyznačené tím, že vstup zesilovače (3) je spojen s výstupem šestnáctibitového D/A převodníku (2), jehož prvních osm vstupů (15) pro bity s nižší váhou je spojeno s prvními osmi vstupy pro bity s nižší váhou šestnáctibitového vstupu (1), jehož druhých osm vstupů pro bity s vyšší váhou je spojeno s prvními osmi vstupy (7) komparátoru (4), jehož druhých osm vstupů (8) je spojeno jednak s druhými osmi vstupy (16) pro bity s vyšší váhou šestnáctibitového D/A převodníku (2) a jednak s osmi výstupy čítače (5), jehož hodinový vstup (11) je spojen s generátorem (6) a dalšími dvěma vstupy (12, 13) se dvěma výstupy (9, 10) komparátoru (6).