CS232197B1 - Rekoníiguračnl zapojení s komparátory - Google Patents

Rekoníiguračnl zapojení s komparátory Download PDF

Info

Publication number
CS232197B1
CS232197B1 CS835692A CS569283A CS232197B1 CS 232197 B1 CS232197 B1 CS 232197B1 CS 835692 A CS835692 A CS 835692A CS 569283 A CS569283 A CS 569283A CS 232197 B1 CS232197 B1 CS 232197B1
Authority
CS
Czechoslovakia
Prior art keywords
terminal
comparator
comparators
switch
microcomputer
Prior art date
Application number
CS835692A
Other languages
English (en)
Other versions
CS569283A1 (en
Inventor
Jiri Smisek
Original Assignee
Jiri Smisek
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiri Smisek filed Critical Jiri Smisek
Priority to CS835692A priority Critical patent/CS232197B1/cs
Publication of CS569283A1 publication Critical patent/CS569283A1/cs
Publication of CS232197B1 publication Critical patent/CS232197B1/cs

Links

Landscapes

  • Hardware Redundancy (AREA)

Abstract

Vynález řeší realizaci autonomní diagnostiky multiprocesorových a multit počítačových systémů komparační metodou. Řešení se dosahuje zapojením kom- « parátorů a spínačů mezi svorky shodných mikropočítačových podsystémů. Pomocí spínačů lze potom provádět rekonfiguraci komparátorů, čímž se zajišluje autonomní diagnóstikovatelnost celého systému.

Description

Předmětem vynálezu je rekonfigurační zapojení s komparátory, které řeší realizaci autonomní diagnostiky multiprocesorových a multipočítačových systémů komparační metodou.
Přo realizaci autonomní diagnostiky multiprocesorových a multipočítačových systémů lze použít dvou základních strategií, a to strategie vzájemných testů mezi jednotlivými mikropočítačovými podsystémy a nebo strategie komparace odezev po dvojicích shodných mikropočítačových podsystémů. Co se týká komparační metody, je možné komparace provádět bud ve vlastních mikropočíta-, čích nebo v komparátorech zabudovaných do systému. Zde potom vzni ká otázka, jak začlenit tyto komparátory do procesu autonomní dia gnostiky celého systému. Dosud uvažovaná zapojení bud realizují komparace velmi spolehlivými prvky, takže tato část systému spadá do oblasti tzv. tvrdého jádra, nebo se komparátory testují z jednotlivých mikropočítačů bez poruchy. V prvním případě spočívá nevýhoda v nutnosti zajistit bezporuchovou činnost komparátorů, v druhém případě je při určité pravděpodobnosti výskytu poruchy v komparátorech snížen maximální počet llokalizoyatelných poruch v mikropočítačových podsystémech.
Tyto nevýhody odstraňuje rekonfigurační zapojení s komparátory podle vynálezu, jehož podstata spočívá v tom, že svorka prvního mikropočítačového podsystému je spojena s první svorkou prvního komparátoru, s první svorkou druhého spínače a s první svorkou čtvrtého spínače, svorka druhého mikropočítačového podsystému je spojena s druhou svorkou prvního komparátoru, s první svorkou druhého komparátoru, s první svorkou prvního spínače a s první svorkou třetího spínače, svorka třetího mikropočítačového podsystému je spojena s druhou svorkou druhého komparátoru, s druhou svorkou prvního spínače, s druhou svorkou druhého spínače a
- 2 232 197 s druhou svorkou třetího komparátoru a svorka čtvrtého mikropočítačového podsystému je spojena s druhou svorkou třetího spínače, s druhou svorkou čtvrtého spínače a s první svorkou třetíhó komparátoru.
Výhodou uvedeného zapojení je možnost provádět pomocí spínačů rekonfigurace zapojení komparátorů, a tím zajistit lokalizaci až tří poruch, což znamená při jedné poruše v komparátořech zachování lokálizovatelnosti dvou poruch v mikropočítačových podsystémech jako u stejného zapojení s testovanými komparétory avšak za předpokladu, že se v komparátorech nevyskytla porucha,
Na přiloženém výkresu je příklad rekonfiguračního zapojení a komparátory podle vynálezu, které je diagnostikovatelné pro případ výskytu až tří poruch současně. Svorka 10 prvního mikropočítačového podsystému 1 je spojena s první svorkou 50 prvního komparátoru s první svorkou 90 druhého spínače 9 a s první svorkou 120 čtvrtého spínače 12. Svorka 20 druhého mikropočítačového podsystému 2 je spojena s druhou svorkou 51 prvního komparátoru2* s první svorkou 60 druhého komparátoru 6, s první svorkou 80 prvního spínače 8 a s první svorkou 110 třetího spínače 11. Svorka 30 třetího mikropočítačového podsystému 3 je spojena s druhou svorkou 61 druhého komparátoru 6, s druhou svorkou 81 prvního spínače 8, s druhou svorkou <?1 druhého spínače 9 a s druhou svorkou 71 třetího komparátoru 7· Svorka 40 čtvrtého mikropočítačového podsystému 4 j® spojena s druhou svorkou 111 třetího spínače 11, s druhou svorkou 121 čtvrtého spínače 12 a s první svorkou 2P třetího komparátoru 7·
Diagnostika celého systému probíhá v šesti konfiguracích, které vzniknou cyklickým posuvem komparátorů 5, 6 a 7 mezi svorkami mikropočítačových podsystémů 1, 2, 3 a 4, a to v šestnácti cyklechj**Oyklus je časový interval, ve kterém proběhnou současně realizovatelné komparace . V základní, konfiguraci jsou spínače 8, 9, 11, 12 v rozepnutém stavu neaktivními signály na řídících vstupech 82, 92, 112 a 122. V průběhu komparací realizovaných kom— parátory 5, 6 a 7 se přepíná aktivními signály na řídících vstupech J2, 62 a 72 funkce ekvivalence na nonekvivalenci a aktivními signály na řídících vstupech J4, 64 a 74 se přepne na jeden ze vstupů komparátorů negátor. Tímto způsobem se provádí úplná stimulace komparátorů z mikropočítačových podsystémů. Po první rekonf igurací se zapojí první komparátor 5 mezi druhý mikropočítačový podsystém 2 a třetí mikropočítačový podsystém 3sepnutím druhé- 3 232 137 ho spínače 9 aktivním signálem na řídícím vstupu 92. Druhý komparátor 6 se zapojí mezi třetí mikropočítačový podsystém 3 a čtvrtý mikropočítačový podsystém 4 sepnutím třetího spínače 11 aktivním signálem na řídícím vstupu 112. Podobně se postupuje i při dalších cyklických rekonfIguracích. V základní konfiguraci proběhne jeden cyklus tzn., že všechny komparace probíhají synchronně. V dalších konfiguracích proběhnou vždy tři cykly. Výsledky komparací se objeví v binární podobě na výstupech 53, 63 a 73 a posílají se k vyhodnocení do stavového dekodéru / není zakreslen/, který na svém výstupu určí modul nebo moduly s poruchou.
Uvedený systém můžeme modelovat dvěma grafy, a to propojovacím grafem P/ UM, Ug, R, B/ a komparačním grafem M/ UM, C/. V grafu P je U^ množina uzlů reprezentujících shodné mikropočítačové podsystémy / makromoduly/, Ug je množina uzlů ujg, reprezentujících shodné komparátory / komparační moduly/, R je množina hran -----r. j reprezentujících spínače mezi svorkami makromodulů u.^ a / rekonfIgurační spoje/ a B je množina hran -b. . repre—
Ji® 1,J rentujících spojení mezi makromodulem u^ a komparačním modulem u
JG / trvalé spojení/. V grafu M je U^ množina uzlů reprezenία jících shodné makromoduly a c je množina hran žertujících komparaci makromodulů a realizovanou komparači,j reprβIM ním modulem u-^g. Každou konfiguraci znázorňujeme jiným grafem M
K jednotlivým hranám grafů M se připisují váhové vektory / ,k k ’ i,J* zi,jz ku komparace makromodulů u^M, kách komparátoru u^g s funkcí ekvivalence, druhá souřadnice je binární výsledek jednoho kroku komparace makromodulů u^, u^M při shodě informací na svorkách komparátoru u^g s funkcí nonekvivalence a třetí souřadnice je konečný binární výsledek zbývající posloupi,J’ z7 ,/» kde první souřadnice je binární výsledek jednoho krou,-„ při neshodě informací na svornosti kroků komparace makromodulů U£M, u^M při neshodě informací na svorkách komparátoru u^g s funkcí nonekvivalence a při shodě informací na svorkách komparátoru u^g s funkcí ekvivalence. Výsledek má hodnotu O, jestliže není detekce neshody, hodnotu 1 má výsledek v opačném případě tj., když jeden nebo oba komparované makromoduly mají poruchu. Když má komparátor a alespoň jeden z komparovaných makromodulů poruchu, je výsledek kotaparace nespolehlivý ozn. x /0,1/ Komparátor s poruchou, který komparuje dva makromoduly bez poruchy generuje výsledek zý - =1. předpokládá se, že v průběhu diagnostii j J .
ky nevznikne porucha. Dále uvažujeme pouze poruchy trvalého charak- 4' 232 197 teru a komunikační cesty spolu se synchronizačními obvody považuje me za tvrdé jádro. Zapojení podle vynálezu můžeme znázornit následujícími gráfy P a M.
P -
M - grafy
1/ základní konfigurace
(*3,k /
2/ po první rekonfiguraci
X ( Χ3/Ψ ( y3 ¥
(Xy-Í&i
4/ po třetí rekonfiguraci
.6/ po páté rekonf igurac i * *
232 197
V uvedeném modelu je možné dokázat, že pro zabezpečení diagnostikovatelnosti systému při stejné pravděpodobnosti výskytu všech poruch je pro případ současného výskytu maximálně t poruch / v makromodulech nebo v komparačních modulech/ nutné zajistit minimálně ' n»r=t+2 makromodulů a n-=t komnaračních modulů. Přitom počet kompa— raci provedených každým komparátorem je minimálně ( J -1, nebo je (V) -1 komparátorů a každý provádí jednu komparaci v základní konfiguraci a jednu komparaci dvojice makromodulů, u kterých nebyla v základní konfiguraci detekovaná porucha. Lze ovšem realisticky předpokládat nestejnou pravděpodobnost výskytu poruch v makromodulech a v komparačních modulech. Potom definujeme diagnostíkovatelnost systému pro t poruch s rozložením t^/tg, kde t^ je maximální počet lokalizovatelných poruch současně vzniklých v makromodulech a t^ je maximální počet lokalizovatelných poruch současně vzniklých v komparačních modulech, je možné dokázat, že uve— děné zapojení je autonomně diagnostikovatelné v jednom kroku / bez meziopravných fází/ pro t=3 s rozložením 2/1. Obecně je tedy nutné provést -1 rekonfiguraeí, min> . t„+2, nc nin.=t= tw,+t„ počet komparací provedených jedním komparátorem q·, _ ( /¾ ' ó ρ°δβ* sPínaiSa S1 min. = bl +2> poiíet oyklfl C1 min. = ť x í (utf ) -l] +1. Počet cyklů je možné snížit za cenu použití více spínačů/ ^ο^ο^θΔθβ1 v jJaž^^^oá^guraci provést aplikaci testu v jednom cyklu a c^= 22) . Rekonfigurační metodu na úrovni makromodulů a komparačních modulů lze dále kombinovat s metodou detekce směru přenosu informace na sběrnici pro zvýšení stupně diagnostického rozlišení. Každý makromodul potom modelujeme jako podmnožinu funkčních modulů u·*, / mikroprocesor, paměť, periferní zařízení/. Komparace makromodulů u^, se potom dělí na komparaci adresních a řídících linek sběrnice ozn. hranou — a na komparaci datových linek sběrnice ozn. hranou —
A— a
-d* i, J
Vzájemná stimulace funkčních modulů u^p, u^p uvnitř makromodulů se ke které se připisuje binární znázorní v grafu hranou váha w. - mající hodnotu 0 při stimulaci funkčního modulu funki,J J-ť čním modulem u^p a hodnotu 1 v opačném případě. Hodnota váhy j se vztahuje k okamžiku první detekce neshody na datových linkách sběrnice. Uvedené zapojení v základní konfiguraci je potom znázorněno následujícím grafem F /Up, U^, A, D, S/, kde symboly značí množinu příslušných uzlů a hran..
Zde ugF, u12F, ui5F> u17F znázorňují mikroprocesory, ugp, u11F, U16F’ U19F znózórňují paměti a ulop, u-j_4F U13F» Uj8F znázorňují periferní zařízení, jednotlivým hranám a. · a d. . se připisují k K * x > v -*-,ΰ binární váhy . a které mají hodnotu 0, když není detekce ·*· ř v -*- > d neshody a hodnotu 1 v opačném případě. Vzhledem k tomu, že lokalizace vadných komparačních modulů je provedena v rámci rekonfigurací již provedených, komparátory se nemusí úplně stimulovat / podle předpokladů jsou nyní bez poruchy/ a stačí jedna rekonfigurace pro lokalizací funkčních modulů. Systém se stává sekvenčně díagnostikovatelným, protože je nutné provést v průběhu diagností ky případnou opravu komparačního nebo funkčního modulu s poruchou
Možnost použití uvedeného zapojení je při realizaci autonomní diagnostiky všech multiprocesorových a multipočítačových systé· mů při aplikaci komparační metody testování pomocí vestavěných komparátorů.

Claims (1)

  1. PŘEDMĚT VYNÁLEZU
    232 197
    Rekonfígurační zapojení s komparátory a s mikropočítačovými podsystény sestavenými z mikropočítače, z pamětí a z periferních zařízení vyznačující se tím, že svorka /10/ prvního mikropočítačového podsystému /1/ je spojena s první svorkou /50/ prvního komparátoru /5/, s první svorkou /90/ druhého spínače /9/ a s první svorkou /120/ čtvrtého spínače /12/, svorka /20/ druhého mikropočítačového podsystému /2/ je spojena s druhou svorkou /52/ prvního komparátoru /5/, s první svorkou /60/ druhého komparátoru /6/, s první svorkou /80/ prvního spínače /8/ a s první svorkou /110/ třetího spínače /11/, svorka /30/ třetího mikropočítačového podsystému /3/ je spojena s druhou svorkou /61/ druhého komparátoru /6/, s druhou svorkou /81/ prvního spínače /8/, s druhousvorkou /91/ druhého spínače /9/ a s druhou svorkou /71/ třetího komparátoru /7/ a svorka /40/ čtvrtého mikropočítačového podsystému /4/ j? spojena s druhou svorkou /111/ třetího spínače /11/, s druhou svorkou /121/ čtvrtého spínače /12/ a s' první svorkou /70/ třetího komparátoru /7/.
CS835692A 1983-07-29 1983-07-29 Rekoníiguračnl zapojení s komparátory CS232197B1 (cs)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CS835692A CS232197B1 (cs) 1983-07-29 1983-07-29 Rekoníiguračnl zapojení s komparátory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS835692A CS232197B1 (cs) 1983-07-29 1983-07-29 Rekoníiguračnl zapojení s komparátory

Publications (2)

Publication Number Publication Date
CS569283A1 CS569283A1 (en) 1984-05-14
CS232197B1 true CS232197B1 (cs) 1985-01-16

Family

ID=5402257

Family Applications (1)

Application Number Title Priority Date Filing Date
CS835692A CS232197B1 (cs) 1983-07-29 1983-07-29 Rekoníiguračnl zapojení s komparátory

Country Status (1)

Country Link
CS (1) CS232197B1 (cs)

Also Published As

Publication number Publication date
CS569283A1 (en) 1984-05-14

Similar Documents

Publication Publication Date Title
US6256760B1 (en) Automatic test equipment scan test enhancement
EP1266236B1 (en) System and method for testing signal interconnections using built-in self test
CN101413990B (zh) 一种现场可编程门阵列的测试方法及系统
US5422891A (en) Robust delay fault built-in self-testing method and apparatus
JPS6049262B2 (ja) 集積回路のテスト方法
JP2007501586A (ja) SoCのための再設定可能なファブリック
US20100244853A1 (en) Method and Apparatus for Diagnosing an Integrated Circuit
JPS63273142A (ja) クロス接続形検査回路及びそのための集積回路
KR102870099B1 (ko) 3dic 테스트 및 진단을 위한 래퍼 셀 설계 및 내장형 자체 테스트 아키텍처
US20040267480A1 (en) Selective control of test-access ports in integrated circuits
Liu et al. Diagnosis of interconnects and FPICs using a structured walking-1 approach
US4682331A (en) Logic circuit with self-test
CS232197B1 (cs) Rekoníiguračnl zapojení s komparátory
US7610535B2 (en) Boundary scan connector test method capable of fully utilizing test I/O modules
Matrosova et al. A fault-tolerant sequential circuit design for SAFs and PDFs soft errors
Alamian et al. A novel test strategy and fault-tolerant routing algorithm for NoC routers
Leong et al. Built-in clock domain crossing (CDC) test and diagnosis in GALS systems
US7587649B2 (en) Testing of reconfigurable logic and interconnect sources
US6256761B1 (en) Integrated electronic module with hardware error infeed for checking purposes
CN100401086C (zh) 具有测试单元的电子电路
Chang BIST circuit design for backplane interconnect test
Bartzick et al. Design of a fault tolerant FPGA
US9178750B2 (en) Post-silicon repair of on-die networks
Howells et al. Defect tolerant interconnects for VLSI
JP2024012972A (ja) カード試験システム及びカード試験装置