CS232023B1

CS232023B1 - Synchronous and receiver for tp8 processor transmiter

Info

Publication number: CS232023B1
Application number: CS823730A
Authority: CS
Inventors: Pavel Stepan; Pavel Vachek; Vaclav Jirovsky; Karel Sequens
Original assignee: Pavel Stepan; Pavel Vachek; Vaclav Jirovsky; Karel Sequens
Priority date: 1983-01-27
Filing date: 1983-01-27
Publication date: 1985-01-16
Also published as: CS373082A1

Description

(54) Synchronní vysílač a přijímač k procesoru TP 8(54) Transmitter and receiver to TP 8 processor

Vynález sa týká zařízení pro spojení a spolupráci terminálového procesoru TP 8 se sériovou synchronní linkou přenosu dat podle normy CCITT.The invention relates to a device for connecting and cooperating a terminal processor TP 8 with a serial synchronous data transmission line according to the CCITT standard.

Podstata vynálezu spočívá v konstrukci zařízení, které generuje a přijímá standardní datové posloupnosti podle normy CCITT na základě signálů sběrnice procesoru TP 8 a na něm operujícího programu.SUMMARY OF THE INVENTION The object of the invention is to design a device that generates and receives standard data sequences according to the CCITT standard based on the bus signals of the TP 8 processor and a program running on it.

Vynález lze využít k rozšíření pracovních možností procesoru TP 8.The invention can be used to extend the working capabilities of the TP 8 processor.

232 023232 023

Vynález se týká synchronního vysílače a přijímače k procesoru TP 8, který slouží ke spojení a spolupráci terminálového procesoru TP 8 se sériovou synchronní linkou přenosu dat podle normy CCITT.BACKGROUND OF THE INVENTION The present invention relates to a synchronous transceiver for a TP 8 processor for connecting and cooperating a TP 8 terminal processor with a CCITT serial synchronous data link.

Stávající procesor TP 8 dosud neumožňoval příjem a vysílání dat v sériové formě v synchronním režimu, která je nezbytná, jednak pro připojení obrazovkových terminálů a jednak pro připojení synchronních modemů pro přenos dat na větší vzdálenosti, např. po telefonní či bezdrátové lince k dalším periferním zařízením procesoru. Specifičnost popsaného problému vyplývá především z toho, že v daném případě se jedná o nutnost přizpůsobení světově nestandardizované sběrnice procesoru TP 8 zavedené normě synchronního sériového přenosu dat CCITT, kterou používají takřka všechny obrazovkové terminály i dostupné modemy. Nelze zde tedy použít standard ní transcodéry typu USART.The existing TP 8 processor has not yet enabled the reception and transmission of data in serial form in synchronous mode, which is necessary both for the connection of video terminals and for the connection of synchronous modems for long-distance data transmission, for example via telephone or wireless to other peripherals processor. The specificity of the problem is mainly due to the fact that in this case it is necessary to adapt the non-standardized TP 8 bus to the CCITT synchronous serial data standard, which is used by almost all display terminals and available modems. Therefore, standard USART transcoders cannot be used here.

Tento problém řeší synchronní vysílač a přijímač podle vynálezu, jehož podstata spočívá v tom, že datový registr vysílače je spojen svým vstupem s výstupní datovou sběrnicí procesoru TP 8 a svým výstupem s jedním vstupem multiplexeru vysílače, na jehož druhý vstup je fixně přivedena kodová binární kombinace synchronizačního znaku a na výstup v sedmibitové formě je připojen generátor parity a současně paralelní nastavovací vstup posuvného registru, na jehož osmý platný vstupní bit je přiveden výstup generátoru parity. Sériový výstup posuvného registru je veden přes jednu sekci převodníku na vstupní svorku TX DATA modemu, signálové vstupy řídícího bloku vysílače jsou zapojeny tak, že komplementární signál TX EN je veden od dekódovacího bloku signál RES přes převodník úrovní od výstupní svorky RFS modemu a signál TX CLOCK přes týž převodník od výstupní svorky TX CLOCK. Signálové výstupy řídícího bloku vysílače jsou zapojeny tak, že výstup LOAD DR je spojen s datovým registrem vysílače, výstup TX RDY s multiplexerem vysí232 023 lače, výstup CLK s posuvným registrem vysílače, výstup RTS s příslušnou sekcí převodníku úrovní a vstupní svorkou RTS modemu, výstup LOAD CR s řídícím registrem vysílače a výstupy TX RDY a TXE s prvním multiplexerem přijímače. Sériový vstup posuvného registru přijímače je přes příslušnou sekci převodníku úrovní spo jen s výstupňí svorkou RX DATA modemu a paralelní osmibitový výstup posuvného registru přijímače je zaveden jednak do datového registru přijímače a jednak do hlídače parity a synchronizačního znaku, osmibitový výstup datového registru přijímače je přiveden na vstup druhého multiplexeru přijímače s otevřenými kolektory, jehož však osm výstupních bitů je přímo paralelně spojeno se stejně organizovaným výstupem prvního multiplexeru přijímače a takto vzniklá osmibitová sběrnice již přímo vede na vstupní datovou sběrnici procesoru TP 8. Výstupní svorka DTR modemu je přes převodník úrovní zapojena do prvního multiplexeru přijímače, signálové vstupy řídicího bloku přijímače jsou zapojeny tak, že signál DTR od příslušné výstupní svorky modemu je převeden přes převodník úrovní, signál RX CLOCK od příslušné svorky modemu přes převodník úrovní, signál RDS od dekódovacího bloku a signály PAR ERR a SYN od hlídače parity a synchronizačního znaku. Signálové výstupy řídícího bloku přijímače jsou zapojeny tak, že souhrn pěti stavových signálů ORE, PAR ERR, SYND, BM, RX RDY je veden k prvnímu multiplexeru přijímače a signál CLK k posuvnému registru přijímače.This problem is solved by the synchronous transmitter and receiver according to the invention, which is based on the fact that the transmitter data register is connected by its input to the output data bus of the TP 8 processor and by its output to one input of the transmitter multiplexer. The parity generator is connected to the output in the 7-bit form and the parallel register input of the shift register is connected to the output of the parity generator to the eighth valid input bit. The serial output of the shift register is routed through one section of the converter to the TX DATA modem input terminal, the transmitter control block signal inputs are connected so that the complementary TX EN signal is routed from the decoding block by the RES signal through the level converter from the RFS modem output terminal and TX CLOCK signal via the same converter from the TX CLOCK output terminal. The signal outputs of the transmitter control block are connected so that the LOAD DR output is connected to the transmitter data register, the TX RDY output with the transmitter transmitter multiplexer, the CLK output with the transmitter shift register, the RTS output with the appropriate level converter section and the RTS modem input terminal LOAD CR with transmitter control register and TX RDY and TXE outputs with first receiver multiplexer. The serial input of the receiver shift register is via the corresponding level converter section only with the output terminal of the RX DATA modem and the parallel 8-bit receiver shift register output is fed both to the receiver data register and to the parity monitor and synchronization character. the input of the second open collector multiplexer, whose eight output bits are directly connected to the same organized output of the first receiver multiplexer and the resulting 8-bit bus already leads directly to the TP 8 input data bus. The DTR modem output terminal is connected to the level converter of the first multiplexer of the receiver, the signal inputs of the receiver control block are connected so that the DTR signal from the respective output terminal of the modem is transferred via a level converter, the RX CLOCK signal from the The clamps modem through a level converter, the RDS signal from the decoding unit and the signals PAR and ERR from the SYN guard parity and synchronization character. The signal outputs of the receiver control block are wired such that the sum of the five status signals ORE, PAR ERR, SYND, BM, RX RDY is routed to the first receiver multiplexer and the CLK signal to the receiver shift register.

Toto řešení umožňuje vcelku velmi jednoduchou konstrukci samotného přijímače - vysílače, protože mnohé nutné operace, jako například kontrola blokové parity, volba alternativní přenosové rychlosti a reakce na plnící synchronizační znaky,lze řešit softwarově samotným procesorem a nemusí být tedy tyto funkce duplicitně implementovány do přenosového zařízení. Jednoduchost řeše ní vysílače - přijímače je pak také dána jeho přímým konstrukčním přizpůsobením organizaci sběrnice procesoru TP 8 a jejím signálům.This solution allows quite simple construction of the receiver - transmitter, because many necessary operations, such as block parity check, selection of alternative bit rate and response to filling synchronization characters, can be solved by the processor itself and therefore do not have to be duplicated in the transmission device. . The simplicity of the transmitter-receiver design is also given by its direct structural adaptation to the TP 8 bus organization and its signals.

Hlavní výhodou navrhovaného řešení synchronního přijímače vysílače dat k procesoru TP 8 spočívají v tom, že jeho použitím lze nestandardně organizovanou sběrnici procesoru TP 8 připojit na synchronní linku přenosu dat dle normy CCITT,a tím rozšířit možnosti procesoru o připojení obrazovkových terminálů a dalších vzdálených periferních zařízení prostřednictvím standardních modemů a například telefonních linekj samotný přijímač - vysílač lzeThe main advantage of the proposed synchronous receiver of the data transmitter to the TP 8 processor is that by using it it is possible to connect a non-standard organized TP 8 bus to the synchronous CCITT data transmission line, thereby expanding the capabilities of the processor by connecting display terminals and other remote peripherals via standard modems and, for example, telephone lines, the receiver-transmitter itself can be used

232 023 technicky realizovat poměrně jednodušeji než obvyklé obvody USART, protože část nutných operací lze softwahrově realizovat přímo na procesoru TP 8. Celý přijímač - vysílač je sestaven pouze z obvodů produkce domácí a RVHP.232 023 technically easier to realize than usual USART circuits, because some of the necessary operations can be implemented softwarewitch directly on the TP 8 processor. The whole receiver - transmitter is composed only of circuits production home and RVHP.

Příkladné provedení vynálezu je popsáno dále a znázorněno na připojeném výkrese, který představuje blokové schéma zapojení přijímače - vysílače.An exemplary embodiment of the invention is described below and shown in the accompanying drawing, which is a block diagram of a receiver-transmitter connection.

Synchronní vysílač a přijímač k procesoru TP 8 znázorněný na obrázku sestává z datového registru 1 vysílače, řídícího registru 2 vysílače, multiplexeru 2* posuvného registru 4 vysílače, generátoru 5 parity, dekódovacích bloků J7, řídícího bloku 8 vysílače, řídícího bloku 15 přijímače, převodníku 9 úrovní TTL/ CCITT, hlídače 13 parity a synchronizačního znaku, posuvného registru 14 přijímače a voliče 16 synchronizačního znaku.The synchronous transceiver to the TP processor 8 shown in the figure consists of the transmitter data register 1, the transmitter control register 2, the multiplexer 2 * of the transmitter shift register 4, the parity generator 5, the decoder blocks 17, the transmitter control block 8, the receiver control block 15. 9 TTL / CCITT levels, parity / sync symbol 13, receiver shift register 14, and sync symbol selector 16.

Na vstupní datový registr 2 vysílače je přivedena výstupní datová sběrnice DO^ procesoru TP 8 a čtyři nejnižší platné bity této sběrnice jsou přivedeny na řídící registr 2. Na multiplexer 2 vysílače je přiveden jednak výstup datového registru 1 vysílače, jednak osmibitový kód synchronizačního znaku SYN a jeho výstup je spojen v sedmibitové formě s posuvným registrem _4 vysílače a generátorem 2 parity, jehož výstup je jako osmý platný bit spojen se vstupem posuvného registru _4 vysílače, jehož sériový výstup je přes převodník 9 úrovní veden ke vstupu TX DATA modemu. Pětibitový výstup řídícího registru 2 vysílače je rozdvojen na dva bity k řídícímu bloku 8, vysílače a tři bity k řídícímu bloku 15 přijímače. Signálové výstupy řídícího bloku 8 vysílače jsou zapojeny takto: LOAD DR je spojen s datovým registrem 1 vysílače, TX RDY s multiplexerem 2 vysílače, CLK s posuvným registrem 4 vysílače,The output data register 2 of the transmitter is connected to the output data bus DO 4 of the TP processor 8, and the four lowest valid bits of this bus are connected to the control register 2. The transmitter multiplexer 2 receives the output of the transmitter data register 1 and the 8-bit sync code SYN. its output is coupled in a 7-bit form to the transmitter shift register 4 and the parity generator 2, whose output is connected as an eighth bit to the transmitter shift register input 4, whose serial output is routed to the TX DATA modem input via a 9 level converter. The five-bit output of the transmitter control register 2 is split into two bits to the control block 8, the transmitter and three bits to the control block 15 of the receiver. The signal outputs of the transmitter control block 8 are connected as follows: LOAD DR is connected to transmitter data register 1, TX RDY with transmitter multiplexer 2, CLK with transmitter shift register 4,

RTS s převodníkem _9 úrovní a RTS vstupem modemu, LOAD CR s řídícím registrem vysílače, TX RDY a TXE s prvním multiplexerm 10 přijímače a signálové vstupy řídícího bloku Sl vysílače jsou zapojeny takto: komplementární TXEN od dekódovacího bloku J_, RFS přes převodník 2 úrovní od RFS výstupu modemu a TX- CLOCK přes týí převodník 9 od TX CLOCK výstupu modemu. Přijímaná sériová data ze svorky modemu označené RX DATA jsou přes převodník 9 úrovní převedena na sériový vstup posuvného registru 14 přijímače, jehož osmibitový paralelní výstup je zaveden jednak do datového registru 12 přijímače, jednak do hlídače 13 parity a synchronizačního znaku. Osmi232 023 bitový výstup datového registru 12 přijímače je zapojen na vstup druhého multiplexeru 11 s otevřenými kolektory, jehož všech osm výstupních bitů je přímo paralelně spojeno se stejně organizovaným výstupem-prvního multiplexeru 10. Vzniklá osmibitová sběrnice již vede přímo na vstupní datovou sběrnici procesoru TP 8. Signál PTR ze stejně označené výstupní svorky modemu je přes převodník 9 úrovní zaveden přímo do multiplexeru 10. Signálové vstupy řídícího bloku 15 přijímače jsou zapojeny takto: signál DTR od modemu přes převodník úrovní, RX CLOCK od modemu přes převodník _9 úrovní, RDS od dekódovacího bloku 7, tříbitový signál od řídicího registru 2 vysílače, signály PAR ERR a SYN od hlídače 13 parity a synchronizačního znaku. Signálové výstupy řídicího bloku 15 přijímače jsou zapojeny takto: soubor pěti stavových signálů ORE, PAR ERR, SYND, BM, RX RDY k multiplexeru 10 přijímače a CLK k posuvnému registru 14 přijímače.RTS with level 9 converter and RTS input of modem, LOAD CR with transmitter control register, TX RDY and TXE with first receiver multiplexer 10 and signal inputs of transmitter control block S1 are connected as follows: complementary TXEN from decoding block J, RFS via 2 level converter RFS of the modem output and TX-CLOCK via the thy converter 9 from the TX CLOCK of the modem output. The received serial data from the modem terminal labeled RX DATA is converted via the level converter 9 to the serial input of the receiver shift register 14, whose eight-bit parallel output is fed to both the receiver data register 12 and the parity monitor 13 and synchronization symbol. The eight-bit 023 bit output of the receiver data register 12 is connected to the input of the second open collector multiplexer 11, all eight output bits of which are directly connected in parallel to the same organized output of the first multiplexer 10. The resulting 8-bit bus already leads directly to the TP 8 input data bus. The PTR signal from the same labeled output terminal of the modem is fed directly to the multiplexer 10 via the level converter 9. The signal inputs of the receiver control block 15 are connected as follows: DTR signal from modem through level converter, RX CLOCK from modem through level converter 9, RDS from decoder block 7, the three-bit signal from the transmitter control register 2, the PAR ERR and SYN signals from the parity monitor 13 and the synchronization feature. The signal outputs of the receiver control block 15 are connected as follows: a set of five status signals ORE, PAR ERR, SYND, BM, RX RDY to receiver multiplexer 10 and CLK to receiver shift register 14.

Synchronní vysílač a přijímač zobrazený na výkrese funguje následovně:The synchronous transmitter and receiver shown in the drawing works as follows:

Osmibitové slovo z datové sběrnice DO^ procesoru TP 8 je nejprve ve vhodném okamžiku povelem LOAD DR řídicího bloku j) vysílače zapsáno do osmibitového paralelního datového registru 1 vysílače. Čtyři níže platné bity tohoto vstupního slova jsou využity také k přenosu řídicích signálů. 0 jejich převzetí se stará řídicí registr 2_ vysílače na základě povelu LOAD CR vyslaného opět řídicím blokem 8 vysílače. Výstupní pětibitové slovo nese dva bity instrukcí pro řídicí blok 8 vysílače a tři bity instrukcí pro řídicí blok 15 přijímače a posuvný registr 14 přijímače. Do multiplexeru 3^ vysílače je přiveden jednak paralelní výstup datového registru _1 vysílače a jednak kodové slovo SYN vysílané jako synchronizační znak. Na výstupu multiplexeru _3 vysílače řídící blok 8 vysílače volí signálem TX RDY bud výstupní datové slovo datového registru 1 vysílače, nebo předvolené slovo synchronizačního znaku SYN. Výstup multiplexeru _3 vysílače je zaveden jak do posuvného registru _4, tak do generátoru parity. Přidáním jednoho bitu PAR vytvoří generátor 5. parity na vstupu posuvného registru _4 kompletní osmibitové slovo s lichou paritou, která pak na základě série hodinových impulsů CLK z řídicího obvodu vysílače v sériové formě vystoupí přes převodník 9 úrovní přímo do vstupu TX DATA modemu. Řídicí blok 8 též generuje a přes převodník 9The 8-bit word from the data bus DO1 of the TP processor 8 is first written to the 8-bit parallel data register 1 of the transmitter at the appropriate time by command LOAD DR of the transmitter control block j). The four valid bits of this input word are also used to transmit control signals. To receive them, the transmitter control register 2 is provided by the LOAD CR command sent again by the transmitter control block 8. The output 5-bit word carries two instruction bits for the transmitter control block 8 and three instruction bits for the receiver control block 15 and the receiver shift register 14. A parallel output of the transmitter data register 1 and a code word SYN transmitted as a synchronization symbol are supplied to the multiplexer 31 of the transmitter. At the output of the transmitter multiplexer 3, the transmitter control block 8 selects with the TX RDY signal either the output data word of the transmitter data register 1 or the preset sync word SYN. The output of the transmitter multiplexer 3 is input to both the shift register 4 and the parity generator. By adding one PAR bit, the 5th parity generator at the shift register input 4 creates a complete 8-bit odd parity word, which, based on a series of clock pulses CLK, outputs from the transmitter control circuit in serial form through the level converter 9 directly to the TX DATA modem input. The control block 8 also generates and via the converter 9

232 023 úrovní vysílá k modemu signál RTS a přijímá z modemu signály RFS a TX CLOCK v souladu s normou CCITT. Řídicí blok jj vysílače dále podřizuje svoji funkci dvoubitové informaci TX EN přivedené na něj z řídicí sběrnice procesoru TP 8 přes dekódovací bloky 6, Ί_. Řídicí blok 8 dále ovládá dvěma signály RX RDY, TXE multiplexer 10. Dekódovací blok 2 generuje ještě signály RSS pro ovládání multiplexeru 10 a RDS pro ovládání řídicího bloku 15 přijímače a multiplexeru 11.232,023 levels transmit an RTS signal to the modem and receive RFS and TX CLOCK signals from the modem in accordance with the CCITT standard. The transmitter control block 11 further subordinates its function to the two-bit TX EN information fed to it from the control bus of the TP processor 8 via the decoding blocks 6, 7. The control block 8 further controls two signals RX RDY, TXE multiplexer 10. The decoding block 2 generates still RSS signals for controlling the multiplexer 10 and RDS for controlling the control block 15 of the receiver and the multiplexer 11.

Výstupní sériový tok dat RX DATA z modemu je přes převodník 9_ úrovní zaveden do posuvného registru 14 přijímače. Z modemu se vedou dále signály RX CLOCK a DTR přes převodník 2 úrovní do řídicího bloku 15 přijímače a signál DSR přes převodník 9 úrovní přímo do multiplexeru 10. Na základě příslušných povelů vyšle řídicí blok 15 přijímače sérii hodinových impulsů CLK do posuvného registru 14, čímž do něj zapíše příslušné osmibitové slovo, které je dále již v paralelní formě vedeno do datového registru 12 přijímače, kam je zapsáno signálem DR z řídicího bloku 15 přijímače, a do hlídače 13 parity a synchronizačního znaku, jehož dva signály, PAR ERR a SYN, jsou zavedeny do řídicího bloku 15 přijímače. Výstup datového registru 12 přijímače je v paralelní osmibitové formě přiveden na vstup multiplexeru 11, řízeného signálem RDS z dekódovacího bloku 2· Výstup multiplexeru 12 s otevřenými kolektory je paralelně spojen s totožným výstupem multiplexeru 10 j a to osmibitová paralelní sběrnice je již přímo napojena na datovou sběrnici procesoru TP 8, na kterou mimo samotných dat z multiplexeru 11 může přivádět pomocí multiplexeru 10 i stavové signály modemu z přijímače - vysílače. Stavové signály přijímače ORE, PAR ERR, SYND, BM, RX a RDY jsou do multiplexeru 10 přivedeny z řídicího bloku 15 přijímače a stavové signály vysílače TX RDY, TXE z řídicího bloku vysílače, signál DSR přímo přes převodník 9 úrovní z modemu. 0 tom, zda na výstupní datové sběrnici budou data nebo uvedené stavové signály, rozhoduje procesor TP 8 signály RSS a RDS rodekódovanými z instrukč ní sběrnice dekódovacími bloky 6__r 2·The output serial data stream RX DATA from the modem is fed to the receiver shift register 14 via the level converter 9. From the modem, the RX CLOCK and DTR signals are then routed through the level converter 2 to the receiver control block 15 and the DSR signal via the level converter 9 directly to the multiplexer 10. Upon respective commands, the receiver control block 15 sends a series of clock pulses CLK to the shift register 14. it writes the corresponding 8-bit word, which is then in parallel form in the data register 12 of the receiver, where it is written by the DR signal from the receiver control block 15, and into the parity monitor 13 and the synchronization sign, two signals, PAR ERR and SYN. are introduced into the receiver control block 15. The output of the receiver data register 12 is in parallel 8-bit form connected to the input of the multiplexer 11 controlled by the RDS signal from the decoding block 2. The output of the open collector multiplexer 12 is connected in parallel to the same output of the multiplexer 10. TP 8, to which, in addition to the data from the multiplexer 11, the multiplexer 10 can also supply modem status signals from the receiver-transmitter. The receiver status signals ORE, PAR ERR, SYND, BM, RX and RDY are fed to the multiplexer 10 from the receiver control block 15 and the TX transmitter status signals RDY, TXE from the transmitter control block, the DSR signal directly through the level converter 9 from the modem. Whether there are data or status signals on the output data bus, the TP processor 8 decides the RSS and RDS signals to be decoded from the instruction bus by the decoding blocks 6 _r 2 ·

Předmět vynálezu je využitelný k rozšíření pracovních možností procesoru TP 8 tak, že jej vybavuje jednotkou sériovéhoThe present invention can be used to extend the working capabilities of the TP 8 processor by equipping it with a serial unit

232 023 synchronního přenosu dat podle normy CCITT. Tím je možné přímé připojení obrazovkových terminálů a dalších periferních zařízení, které jsou vybaveny tímto komunikačním kanálem, včetně jejich připojení přes standardní modem a například telefonní či bezdrátovou linku na větší vzdálenosti. Vzhledem k rozšířenosti normy CCITT i zařízení podle ní pracujících jsou touto úpravou podstatně rozšířeny užitné parametry procesoru TP 8.232 023 CCITT synchronous data transmission. This makes it possible to directly connect video terminals and other peripherals equipped with this communication channel, including their connection via a standard modem and, for example, a telephone or wireless line over longer distances. Due to the widespread use of the CCITT standard and the devices operating according to it, this modification significantly extends the utility parameters of TP 8 processor.

Claims

SUBJECT OF THE INVENTION

232 023

Synchronous transmitter and receiver to the TP 8 processor for connecting the parallel buses of the TP 8 processor to the serial synchronous communication link according to the CCITT standard, characterized in that the transmitter data register (1) is connected by its input to the output data. the TP 8 processor bus and its output with one input of the multiplexer (3) of the transmitter, the other input of which is the output of the sync selector (16) and the 7-bit output is connected to a parity generator (5). 4 /, to whose eight valid input bit is output generator (5) parity, serial output shift register (4) is led through one section of the converter (9) level to the input terminal TX DATA modem, signal inputs control block (8) transmitter are connected so that the complementary TX EN conductor is led from the decoding block (7), the RES conductor through the level converter (9) from the RFS modem output terminal and the TX CLOCK conductor through the same converter (9) from the TX CLOCK output terminal and signal outputs block (8) transmitters are connected so that the output LOAD DR is connected to the data register (1) of the transmitter, output TX RDY with multiplexer (3) CLK output with shift register / 4 / transmitters, RTS output with appropriate converter section / 9 / level and RTS modem input terminal, LOAD CR output with control register / 2 / transmitters and TX RDY and TXE outputs with first multiplexer / 10 / receiver _t serial input shift register / 14 / receiver through the corresponding section of the transducer / 9 / levels associated with the output terminal RX dATA modem and parallel eight-bit output of the shift register / 14 / receivers is introduced partly to the data register / 12 / receivers and also to guard (13) parity and sync feature, the 8-bit output of the receiver data register (12) is applied to the input of the second open collector multiplexer (11), all eight output bits of which are directly connected in parallel to the same organized output of the first receiver multiplexer (10) and the resulting 8-bit bus already leads directly to the input data bus for TP 8, the output terminal of the DTR modem is connected to the first receiver multiplexer (10) via the level converter / 9 /, the signal inputs of the control

232 023 of the receiver block (15) are connected so that the wire from the output terminal of the DTR modem is led through the level converter (9), the wire from the RX CLOCK terminal of the modem also through the level converter (9), a pair of PAR ERR and SYN wires from the parity and sync feature (13), and the signal outputs of the receiver control block (15) are wired such that a set of five ORE, PAR ERR, SYND, BM, RX RDY wires representing the status signals to the first receiver multiplexer (10), the CLK wire to the receiver shift register (14).

1 drawing