CS232023B1 - Synchronní vysílač a přijímač k procesoru TP 8 - Google Patents

Description

(54) Synchronní vysílač a přijímač k procesoru TP 8

Vynález sa týká zařízení pro spojení a spolupráci terminálového procesoru TP 8 se sériovou synchronní linkou přenosu dat podle normy CCITT.

Podstata vynálezu spočívá v konstrukci zařízení, které generuje a přijímá standardní datové posloupnosti podle normy CCITT na základě signálů sběrnice procesoru TP 8 a na něm operujícího programu.

Vynález lze využít k rozšíření pracovních možností procesoru TP 8.

232 023

Vynález se týká synchronního vysílače a přijímače k procesoru TP 8, který slouží ke spojení a spolupráci terminálového procesoru TP 8 se sériovou synchronní linkou přenosu dat podle normy CCITT.

Stávající procesor TP 8 dosud neumožňoval příjem a vysílání dat v sériové formě v synchronním režimu, která je nezbytná, jednak pro připojení obrazovkových terminálů a jednak pro připojení synchronních modemů pro přenos dat na větší vzdálenosti, např. po telefonní či bezdrátové lince k dalším periferním zařízením procesoru. Specifičnost popsaného problému vyplývá především z toho, že v daném případě se jedná o nutnost přizpůsobení světově nestandardizované sběrnice procesoru TP 8 zavedené normě synchronního sériového přenosu dat CCITT, kterou používají takřka všechny obrazovkové terminály i dostupné modemy. Nelze zde tedy použít standard ní transcodéry typu USART.

Tento problém řeší synchronní vysílač a přijímač podle vynálezu, jehož podstata spočívá v tom, že datový registr vysílače je spojen svým vstupem s výstupní datovou sběrnicí procesoru TP 8 a svým výstupem s jedním vstupem multiplexeru vysílače, na jehož druhý vstup je fixně přivedena kodová binární kombinace synchronizačního znaku a na výstup v sedmibitové formě je připojen generátor parity a současně paralelní nastavovací vstup posuvného registru, na jehož osmý platný vstupní bit je přiveden výstup generátoru parity. Sériový výstup posuvného registru je veden přes jednu sekci převodníku na vstupní svorku TX DATA modemu, signálové vstupy řídícího bloku vysílače jsou zapojeny tak, že komplementární signál TX EN je veden od dekódovacího bloku signál RES přes převodník úrovní od výstupní svorky RFS modemu a signál TX CLOCK přes týž převodník od výstupní svorky TX CLOCK. Signálové výstupy řídícího bloku vysílače jsou zapojeny tak, že výstup LOAD DR je spojen s datovým registrem vysílače, výstup TX RDY s multiplexerem vysí232 023 lače, výstup CLK s posuvným registrem vysílače, výstup RTS s příslušnou sekcí převodníku úrovní a vstupní svorkou RTS modemu, výstup LOAD CR s řídícím registrem vysílače a výstupy TX RDY a TXE s prvním multiplexerem přijímače. Sériový vstup posuvného registru přijímače je přes příslušnou sekci převodníku úrovní spo jen s výstupňí svorkou RX DATA modemu a paralelní osmibitový výstup posuvného registru přijímače je zaveden jednak do datového registru přijímače a jednak do hlídače parity a synchronizačního znaku, osmibitový výstup datového registru přijímače je přiveden na vstup druhého multiplexeru přijímače s otevřenými kolektory, jehož však osm výstupních bitů je přímo paralelně spojeno se stejně organizovaným výstupem prvního multiplexeru přijímače a takto vzniklá osmibitová sběrnice již přímo vede na vstupní datovou sběrnici procesoru TP 8. Výstupní svorka DTR modemu je přes převodník úrovní zapojena do prvního multiplexeru přijímače, signálové vstupy řídicího bloku přijímače jsou zapojeny tak, že signál DTR od příslušné výstupní svorky modemu je převeden přes převodník úrovní, signál RX CLOCK od příslušné svorky modemu přes převodník úrovní, signál RDS od dekódovacího bloku a signály PAR ERR a SYN od hlídače parity a synchronizačního znaku. Signálové výstupy řídícího bloku přijímače jsou zapojeny tak, že souhrn pěti stavových signálů ORE, PAR ERR, SYND, BM, RX RDY je veden k prvnímu multiplexeru přijímače a signál CLK k posuvnému registru přijímače.

Toto řešení umožňuje vcelku velmi jednoduchou konstrukci samotného přijímače - vysílače, protože mnohé nutné operace, jako například kontrola blokové parity, volba alternativní přenosové rychlosti a reakce na plnící synchronizační znaky,lze řešit softwarově samotným procesorem a nemusí být tedy tyto funkce duplicitně implementovány do přenosového zařízení. Jednoduchost řeše ní vysílače - přijímače je pak také dána jeho přímým konstrukčním přizpůsobením organizaci sběrnice procesoru TP 8 a jejím signálům.

Hlavní výhodou navrhovaného řešení synchronního přijímače vysílače dat k procesoru TP 8 spočívají v tom, že jeho použitím lze nestandardně organizovanou sběrnici procesoru TP 8 připojit na synchronní linku přenosu dat dle normy CCITT,a tím rozšířit možnosti procesoru o připojení obrazovkových terminálů a dalších vzdálených periferních zařízení prostřednictvím standardních modemů a například telefonních linekj samotný přijímač - vysílač lze

232 023 technicky realizovat poměrně jednodušeji než obvyklé obvody USART, protože část nutných operací lze softwahrově realizovat přímo na procesoru TP 8. Celý přijímač - vysílač je sestaven pouze z obvodů produkce domácí a RVHP.

Příkladné provedení vynálezu je popsáno dále a znázorněno na připojeném výkrese, který představuje blokové schéma zapojení přijímače - vysílače.

Synchronní vysílač a přijímač k procesoru TP 8 znázorněný na obrázku sestává z datového registru 1 vysílače, řídícího registru 2 vysílače, multiplexeru 2* posuvného registru 4 vysílače, generátoru 5 parity, dekódovacích bloků J7, řídícího bloku 8 vysílače, řídícího bloku 15 přijímače, převodníku 9 úrovní TTL/ CCITT, hlídače 13 parity a synchronizačního znaku, posuvného registru 14 přijímače a voliče 16 synchronizačního znaku.

Na vstupní datový registr 2 vysílače je přivedena výstupní datová sběrnice DO^ procesoru TP 8 a čtyři nejnižší platné bity této sběrnice jsou přivedeny na řídící registr 2. Na multiplexer 2 vysílače je přiveden jednak výstup datového registru 1 vysílače, jednak osmibitový kód synchronizačního znaku SYN a jeho výstup je spojen v sedmibitové formě s posuvným registrem _4 vysílače a generátorem 2 parity, jehož výstup je jako osmý platný bit spojen se vstupem posuvného registru _4 vysílače, jehož sériový výstup je přes převodník 9 úrovní veden ke vstupu TX DATA modemu. Pětibitový výstup řídícího registru 2 vysílače je rozdvojen na dva bity k řídícímu bloku 8, vysílače a tři bity k řídícímu bloku 15 přijímače. Signálové výstupy řídícího bloku 8 vysílače jsou zapojeny takto: LOAD DR je spojen s datovým registrem 1 vysílače, TX RDY s multiplexerem 2 vysílače, CLK s posuvným registrem 4 vysílače,

RTS s převodníkem _9 úrovní a RTS vstupem modemu, LOAD CR s řídícím registrem vysílače, TX RDY a TXE s prvním multiplexerm 10 přijímače a signálové vstupy řídícího bloku Sl vysílače jsou zapojeny takto: komplementární TXEN od dekódovacího bloku J_, RFS přes převodník 2 úrovní od RFS výstupu modemu a TX- CLOCK přes týí převodník 9 od TX CLOCK výstupu modemu. Přijímaná sériová data ze svorky modemu označené RX DATA jsou přes převodník 9 úrovní převedena na sériový vstup posuvného registru 14 přijímače, jehož osmibitový paralelní výstup je zaveden jednak do datového registru 12 přijímače, jednak do hlídače 13 parity a synchronizačního znaku. Osmi232 023 bitový výstup datového registru 12 přijímače je zapojen na vstup druhého multiplexeru 11 s otevřenými kolektory, jehož všech osm výstupních bitů je přímo paralelně spojeno se stejně organizovaným výstupem-prvního multiplexeru 10. Vzniklá osmibitová sběrnice již vede přímo na vstupní datovou sběrnici procesoru TP 8. Signál PTR ze stejně označené výstupní svorky modemu je přes převodník 9 úrovní zaveden přímo do multiplexeru 10. Signálové vstupy řídícího bloku 15 přijímače jsou zapojeny takto: signál DTR od modemu přes převodník úrovní, RX CLOCK od modemu přes převodník _9 úrovní, RDS od dekódovacího bloku 7, tříbitový signál od řídicího registru 2 vysílače, signály PAR ERR a SYN od hlídače 13 parity a synchronizačního znaku. Signálové výstupy řídicího bloku 15 přijímače jsou zapojeny takto: soubor pěti stavových signálů ORE, PAR ERR, SYND, BM, RX RDY k multiplexeru 10 přijímače a CLK k posuvnému registru 14 přijímače.

Synchronní vysílač a přijímač zobrazený na výkrese funguje následovně:

Osmibitové slovo z datové sběrnice DO^ procesoru TP 8 je nejprve ve vhodném okamžiku povelem LOAD DR řídicího bloku j) vysílače zapsáno do osmibitového paralelního datového registru 1 vysílače. Čtyři níže platné bity tohoto vstupního slova jsou využity také k přenosu řídicích signálů. 0 jejich převzetí se stará řídicí registr 2_ vysílače na základě povelu LOAD CR vyslaného opět řídicím blokem 8 vysílače. Výstupní pětibitové slovo nese dva bity instrukcí pro řídicí blok 8 vysílače a tři bity instrukcí pro řídicí blok 15 přijímače a posuvný registr 14 přijímače. Do multiplexeru 3^ vysílače je přiveden jednak paralelní výstup datového registru _1 vysílače a jednak kodové slovo SYN vysílané jako synchronizační znak. Na výstupu multiplexeru _3 vysílače řídící blok 8 vysílače volí signálem TX RDY bud výstupní datové slovo datového registru 1 vysílače, nebo předvolené slovo synchronizačního znaku SYN. Výstup multiplexeru _3 vysílače je zaveden jak do posuvného registru _4, tak do generátoru parity. Přidáním jednoho bitu PAR vytvoří generátor 5. parity na vstupu posuvného registru _4 kompletní osmibitové slovo s lichou paritou, která pak na základě série hodinových impulsů CLK z řídicího obvodu vysílače v sériové formě vystoupí přes převodník 9 úrovní přímo do vstupu TX DATA modemu. Řídicí blok 8 též generuje a přes převodník 9

232 023 úrovní vysílá k modemu signál RTS a přijímá z modemu signály RFS a TX CLOCK v souladu s normou CCITT. Řídicí blok jj vysílače dále podřizuje svoji funkci dvoubitové informaci TX EN přivedené na něj z řídicí sběrnice procesoru TP 8 přes dekódovací bloky 6, Ί_. Řídicí blok 8 dále ovládá dvěma signály RX RDY, TXE multiplexer 10. Dekódovací blok 2 generuje ještě signály RSS pro ovládání multiplexeru 10 a RDS pro ovládání řídicího bloku 15 přijímače a multiplexeru 11.

Výstupní sériový tok dat RX DATA z modemu je přes převodník 9_ úrovní zaveden do posuvného registru 14 přijímače. Z modemu se vedou dále signály RX CLOCK a DTR přes převodník 2 úrovní do řídicího bloku 15 přijímače a signál DSR přes převodník 9 úrovní přímo do multiplexeru 10. Na základě příslušných povelů vyšle řídicí blok 15 přijímače sérii hodinových impulsů CLK do posuvného registru 14, čímž do něj zapíše příslušné osmibitové slovo, které je dále již v paralelní formě vedeno do datového registru 12 přijímače, kam je zapsáno signálem DR z řídicího bloku 15 přijímače, a do hlídače 13 parity a synchronizačního znaku, jehož dva signály, PAR ERR a SYN, jsou zavedeny do řídicího bloku 15 přijímače. Výstup datového registru 12 přijímače je v paralelní osmibitové formě přiveden na vstup multiplexeru 11, řízeného signálem RDS z dekódovacího bloku 2· Výstup multiplexeru 12 s otevřenými kolektory je paralelně spojen s totožným výstupem multiplexeru 10 j a to osmibitová paralelní sběrnice je již přímo napojena na datovou sběrnici procesoru TP 8, na kterou mimo samotných dat z multiplexeru 11 může přivádět pomocí multiplexeru 10 i stavové signály modemu z přijímače - vysílače. Stavové signály přijímače ORE, PAR ERR, SYND, BM, RX a RDY jsou do multiplexeru 10 přivedeny z řídicího bloku 15 přijímače a stavové signály vysílače TX RDY, TXE z řídicího bloku vysílače, signál DSR přímo přes převodník 9 úrovní z modemu. 0 tom, zda na výstupní datové sběrnici budou data nebo uvedené stavové signály, rozhoduje procesor TP 8 signály RSS a RDS rodekódovanými z instrukč ní sběrnice dekódovacími bloky 6__r 2·

Předmět vynálezu je využitelný k rozšíření pracovních možností procesoru TP 8 tak, že jej vybavuje jednotkou sériového

232 023 synchronního přenosu dat podle normy CCITT. Tím je možné přímé připojení obrazovkových terminálů a dalších periferních zařízení, které jsou vybaveny tímto komunikačním kanálem, včetně jejich připojení přes standardní modem a například telefonní či bezdrátovou linku na větší vzdálenosti. Vzhledem k rozšířenosti normy CCITT i zařízení podle ní pracujících jsou touto úpravou podstatně rozšířeny užitné parametry procesoru TP 8.

Claims (1)

1. PŘEDMĚT VYNÁLEZU

   232 023

   Synchronní vysílač a přijímač k procesoru TP 8 pro spojení paralelních sběrnic procesoru TP 8 se sériovou synchronní komunikační linkou podle normy CCITT, vyznačený tím, že datový registr /1/ vysílače je spojen svým vstupem s výstupní datovou . sběrnicí procesoru TP 8 a svým výstupem s jedním vstupem multiplexeru /3/ vysílače, na jehož druhý vstup je přiveden výstup voliče /16/ synchronizačního znaku a na výstup v sedmibitové formě je připojen generátor /5/ parity a současně paralelní nastavovací vstup posuvného registru /4/, na jehož osmý platný vstupní bit je přiveden výstup generátoru /5/ parity, sériový výstup posuvného registru /4/ je veden přes jednu sekci převodníku /9/ úrovní na vstupní svorku TX DATA modemu, signálové vstupy řídícího bloku /8/ vysílače jsou zapojeny tak, že komplementární vodič TX EN je veden od dekódovacího bloku /7/, vodič RES přes převodník /9/ úrovní od výstupní svorky RFS modemu a vodič TX CLOCK přes týž převodník /9/ od výstupní svorky TX CLOCK a signálové výstupy řídícího bloku /8/ vysílače jsou zapojeny tak, že výstup LOAD DR je spojen s datovým registrem /1/ vysílače, výstup TX RDY s multiplexerem /3/ vysílače, výstup CLK s posuvným registrem /4/ vysílače, výstup RTS s příslušnou sekcí převodníku /9/ úrovní a vstupní svorkou RTS modemu, výstup LOAD CR s řídícím registrem /2/ vysílače a výstupy TX RDY a TXE s prvním multiplexerem /10/ přijímače_t sériový vstup posuvného registru /14/ přijímače je přes příslušnou sekci převodníku /9/ úrovní spojen s výstupní svorkou RX DATA modemu a paralelní osmibitový výstup posuvného registru /14/ přijímače je zaveden jednak do datového registru /12/ přijímače a jednak do hlídače /13/ parity a synchronizačního znaku, osmibitový· výstup datového registru /12/ přijímače je přiveden na vstup druhého multiplexeru /11/ přijímače s otevřenými kolektory, jehož všech osm výstupních bitů je přímo paralelně spojeno se stejně organizovaným výstupem prvního multiplexeru /10/ přijímače a takto vzniklá osmibitová sběrnice již přímo vede na vstupní datovou sběrnici procesoru TP 8, výstup ní svorka DTR modemu je přes převodník /9/ úrovní zapojena do prvního multiplexeru /10/ přijímače, signálové vstupy řídícího

   232 023 bloku /15/ přijímače jsou zapojeny tak, že vodič od výstupní svorky DTR modemu je veden přes převodník /9/ úrovní, vodič od svorky RX CLOCK modemu rovněž přes převodník /9/ úrovní, vodič RDS od dekódovacího bloku /7/ a pár vodičů PAR ERR a SYN od hlídače /13/ parity a synchronizačního znaku a signálové výstupy řídicího bloku /15/ přijímače jsou zapojeny tak, že sou bor pěti vodičů ORE, PAR ERR, SYND, BM, RX RDY reprezentujících stavové signály je veden k prvnímu multiplexeru /10/ přijímače á vodič CLK k posuvnému registru /14/ přijímače.

   1 výkres