CS231311B1

CS231311B1 - Method of equivalent acces of logical processors to input and output two-value signals from technologic process and connection for its carrying

Info

Publication number: CS231311B1
Application number: CS821059A
Authority: CS
Inventors: Petr Popov; Josef Severa; Jiri Brabec
Original assignee: Petr Popov; Josef Severa; Jiri Brabec
Priority date: 1982-02-16
Filing date: 1982-02-16
Publication date: 1984-10-15
Also published as: CS105982A1

Abstract

Předmětem vynálezu je způsob rovnocenného přístupu skupiny logických procesorů k vstupním a výstupním dvouhodnotovým signálům z technologického procesu a zapojení obvodu k jeho provádění. Podstata vynálezu spoěívá v tom, že kterýkoli z logických procesorů, chce-li získat datovou linku komunikace se stanicemi diskrétních signálů, produkuje vlastní signál linkové kvitance právě tehdy, když se na trase linkových adres objeví hodnota korespondující s jeho vlastní přiřazenou adresou. ,Doba trváni linkové kvitance je vnějšími obvody časově omezena, aby žádný z logických procesorů nemohl trvale blokovat ostatním logickým procesorům přístup k datové lince.It is an object of the present invention to provide a method of peer-to-peer access to input and output two-valued signals from a process and to engage a circuit to execute it. The essence of the invention is that any of the logical processors, if it wants to obtain a data line of communication with discrete signal stations, produces its own line-valued signal just when a value corresponding to its own assigned address appears on the route of the link addresses. The line rate duration is limited by the external circuitry so that none of the logical processors can permanently block other logical processors from accessing the data line.

Description

Vynález se týká způsob rovnocenného přístupu skupiny logických procesorů k výstupníni a vstupním dvouhodnotovým signálům z technologického procesu a zapojení obvodu k jeho provádění.The invention relates to a method of equally accessing a plurality of logic processors to output and input two-valued signals from a process, and to engaging the circuit to execute it.

Pro řízení a automatizaci technologických procesů se v posledftí době stále častěji nahrazují releové a pevně propojené bezkontaktní logické systémy volně programovatelnými automaty - logickými procesory.For the control and automation of technological processes, relay and hardwired non-contact logic systems have been increasingly being replaced by freely programmable logic controllers.

Každý z takovýchto automatů je vybaven svým interfejsem pro styk s procesem na úrovni dvouhodnotových, tj. logických signálů, přičemž počet vstupů a výstupů každého automatu je omezen. Řízení velkých objektů je proto možné pouze s použitím větěího počtu takovýchto automatů, což ovšem vyvolává značné potíže při řešení úloh optimálního rozdělaní vstupů a výstupů z/do procesu mezi jednotlivými automaty s*ohledem na jejich prostorové rozmístění a dělbu úloh mezi nimi. Pro zajištění spolupráce více takovýchto automatů je pak zpravidla nutné rozmnožovat některé vstupy a výstupy a zapojovat je do více automatů, což vede k složitějším zapojením, narůstání kabeláže a snížení spolehlivosti.Each of these automata is equipped with its process interface interface at the level of two-valued, ie logical signals, with the number of inputs and outputs of each automata being limited. Control of large objects is therefore only possible with the use of a large number of such automata, which, however, raises considerable difficulties in solving the task of optimally distributing I / O between processes with respect to their spatial distribution and division of tasks between them. In order to ensure the cooperation of more such machines, it is usually necessary to multiply some inputs and outputs and to connect them to more machines, which leads to more complicated wiring, increasing wiring and reducing reliability.

Výše uvedené nevýhody odstraňuje způsob rovnocenného přístupu skupiny logických procesorů k vstupním a výstupním dvouhodnotovým signálům z technologického procesu podle vynálezu, který řeěí daný úRol tak, že linkový komutátor periodicky generuje cyklickou posloupnost linkových adres se změnou v jednom řádu a v době, kdy generuje linkovou adresu odpovídající adrese jednoho ze skupiny logických procesorů, je z tohoto logického procesoru generován vlastní signál linkové kvitance a po časově omezenou dobu jeho aktivace logický procesor adresuje libovolnou ze stanic diskrétních signálů, do níž jsou zavedeny vstupní a výstupní dvouhodnotové signály z technologického procesu.The above drawbacks eliminate the method of equally accessing a group of logic processors to input and output two-valued signals from a process according to the invention which solves a given task by periodically generating a cyclic sequence of link addresses with a one-order change and generating a link address corresponding to the address of one of the group of logic processors, the logic processor generates its own link rate signal and for a limited period of its activation, the logic processor addresses any of the discrete signal stations into which the input and output two-valued signals from the process are input.

Podstata zapojení obvodu k provádění způsobu podle vynálezu spočívá v tom, že skupiny logických procesorů se svými pamětmi a kanálovými interfejsy je jednak okruhově spojena datovou linkou vzájemně mezi sebou a jednak se skupinou stanic diskrétních signálů, se staničními interfejsy a vstupními a výstupními převodníky, jejichž prostřednictvím jsou jednotlivé stanice diskrétních signálů spojeny s řízeným objektem. Všechny logické procesory jsou dále svými kanálovými interfejsy okruhově spojeny prostřednictvím trasy linkových adres a trasy linkových kvltancí s linkovým komutátorem.The principle of circuitry for carrying out the method according to the invention is that a group of logic processors with its memories and channel interfaces is both circularly connected by a data line to each other and a group of discrete signal stations, station interfaces and input and output converters. individual discrete signal stations are connected to the controlled object. In addition, all logic processors are circuit-coupled via their channel interfaces via the link address path and the link quantum path to the link commutator.

Přínosem způsobu a zapojení dle vynálezu je možnost modulárního řešení řízení menších i velmi rozsáhlých objektů více logickými automaty při zajištění rovnocenného přístupu všech použitých automatů ke všem datům z procesu bez rozmnožováni vstupů a výstupů a při podstatném zmenšení rozsahu kabeláže oproti dosud známým způsobům, dále zvýšení spolehlivosti a účinná filtrace poruchových signálů.The advantage of the method and connection according to the invention is the possibility of modular solution of control of small and very large objects by more logic controllers while ensuring equal access of all used controllers to all data from the process without multiplying the inputs and outputs. and efficient filtering of fault signals.

Na přiložených výkresech je znázorněno zapojení obvodu k provádění způsobu podle vynálezu, kde na obr. 1 je celkové blokové schéma a na obr. 2 je blokové schéma části staničních interfejsů stanic diskrétních signálů, která zajiětuje účinnou filtraci poruchových signálů a komunikaci se soustavou logických procesorů.FIG. 1 is a block diagram and FIG. 2 is a block diagram of a portion of the station interfaces of discrete signal stations that provides efficient filtering of fault signals and communication with a logic processor system. FIG.

Skupina stanic 1,, 1,_? - 1, diskrétních signálů (obr. 1) se staničními interfejsy 2,, 2g,„- 2^ a vstupními a výstupními převodníky 16,, 1^₂ ~ I6j ^a 17, i 17₂ “ 17^ je okruhová spojena mezi sebou a se skupinou logických procesorů 5,- 5_n prostřednictvím datové linky i s blokem & impedančního ukončení. Prostřednictvím vstupních a výstupních převodníků 16,, 16₂ - 16^ a 17, 17₂ - 17_t jsou jednotlivé stanice 1, 1₂ - 1_t diskrétních signálů spojeny s řízeným objektemStation group 1 ,, 1 _,? - 1 discrete signals (Fig. 1) interfaces with ward 2 ,, 2 g, "- ^ 2 and the input and output transducers 16 ,, 1 ^ ₂ ~ I6j ^and 17, and 17 _2" 17-is-circuit connection between itself and with a group of logic processors 5 - 5 _n via a data line with an & impedance termination block. By means of input and output converters 16, 16 ₂ - 16 ^ and 17, 17 ₂ - 17 _t , individual stations 1, 1 ₂ - 1 _{t of} discrete signals are connected to the controlled object

Všechny logické procesory 5χ, se svými pamětmi 7^, 7^ - 7 jsou svými kanálovými interfejsy 6,, 6₂ - 6 okruhově spojeny prostřednictvím trasy lollnkovéch adres a trasy 11 linkových kvitančí s linkovým komutátorem 2· Trasa je ukončena blokem £ impedančního ukončení.All 5χ logical processors, with their memories 7 ^ 7 ^ - 7 as its channel interfaces 6 ,, 6 _2-6 circuit- connected by routes lollnkovéch addresses and routes 11 card receipts with line-commutated 2 · route is exiting block £ impedance termination.

Každý ze staničních interfejsů 2,, 2, - 2^ (obr. 2) stanic 1₂ - 1 diskrétních signálů obsahuje dvě jednobitové paměti Ϊ3. Mi propojené pomocí trasy 18 binární adresy se soustavou vstupních a výstupních převodníků a 12» které jsou zároveň propojeny s adresovým čítačem 15. Adresový čítač 15 je vzájemně propojen s časovacím obvodem 19 a vysílačem 20 a s oběma jednobitovými pamětmi Mi M·Each of the station interfaces 2, 2, - 2 ^ (Fig. 2) of the discrete signal stations 1, ₂ , comprises two single bit memories paměti3. Mi interconnected via binary address path 18 with a set of input and output converters and 12 »which are simultaneously connected to address counter 15. Address counter 15 is interconnected with timing circuit 19 and transmitter 20 and with both single-bit memories Mi M ·

Obvod linkového komutátoru 2 generuje na zvolené frekvenci cyklicky linkové adresy v trase 10 v binárním kódu se změnou v jednom řádu. Tato periodická činnost je zastavena, je-li aktivní signál v trase 11 linkové kvitance, na který jsou napojeny všechny proceso^ry !i’ Zž “ Za’The line commutator circuit 2 generates cyclically line addresses in route 10 in binary code at a selected frequency with a one-order change. This periodic operation is stopped when the active signal on Route 11 line receipts, which are connected all the processes ^ry! I 'ZZ' Over '

Kterýkoliv z logických procesorů 5p 5₂ - 5_n, chce-li získat datovou linku 2 komunikace se stanicemi I,, 1₂ - 1diskrétních šTgnélů, produkuje vlastní signál linkové kvitance v trase 11 právě tehdy, když se na trase 11 linkových adres objeví hodnota korespondující s jeho vlastní přiřazenou adresou. Doba trvání linkové kvitance v trase 11 je vnějšími obvody časově omezena, aby žádný z logických procesorů 5^ , 5₂ - 5_n nemohl trvale blokovat ostatním logickým procesorům přístup k datové lince 2·Any of the 5p 5 ₂ - 5 _n logic processors, if it wants to obtain a data line 2 of communication with stations I, 1 ₂ - 1 discrete signals, produces its own line-level signal in route 11 just when the value of the line 11 route appears corresponding to its own assigned address. Line duration in route 11 is time-limited by external circuits so that none of the logical processors 5, 5, ₂ , 5, and 5 _n can permanently block other logical processors from accessing data line 2 ·

Logický procesor 2» který zastavil linkovou adresu v trase 10 na hodnotě, odpovídající jeho adrese signálem linkové kvitance v trase JJ., ^se po dobu časově omezeného intervalu, ve kterém je aktivní signál linkové kvitance v trase 11 . stává majitelem datové linky 2· Tento princip časového multiplexování linkových adres zajištuje, že v kterémkoliv časovém intervalu pouze jeden logický procesor 2 pracuje na okruhové datové lince 2·The logic processor 2, which has stopped the line address in route 10 at a value corresponding to its address by the line rate signal in line 10, ^is for a limited period of time in which the line rate signal is active in line 11. becomes the owner of data link 2 · This principle of time multiplexing of link addresses ensures that at any time only one logic processor 2 operates on the circuit data line 2 ·

Každý logický procesor 2» který získal datovou linku 2» je schopen adresovat kteroukoliv ze stanic 1,, - 1^ diskrétních signálů a řídit s takto vybranou stanicí oboustrannou komunikaci. Každá^ze stanic 1,, 1^ - 1diskrétních signálů obsahuje soustavu vstupních převodníků 16. umožňujících převod signálů £ z procesu ne vhodnou elektronickou úroveň, dále soustava výstupních převodníků 17. upravujících logické výstupní signály na vhodnou výkonovou úroveň pro vstup do procesu. Adresový čítač 15 'periodicky generuje binární adresu v trase 18 propojenou s oběma jednobitovými pamětmi 13. 14 a ^se vstupními a výstupními převodníky 16 a 12» 8 tí® periodicky testuje logické hodnoty všech těchto převodníků a porovnává je s hodnotami uloženými v první paměti 13.Each logic processor 2 which has acquired the data line 2 is able to address any of the discrete signal stations 1, -1 and control the two-way communication with the selected station. Each of the discrete signal stations 11 ' comprises a set of input converters 16 allowing the conversion of the signals from the process to an inappropriate electronic level, and a set of output converters 17 adjusting the logical output signals to a suitable power level to enter the process. The address counter 15 ' periodically generates a binary address in the path 18 connected to the two single-bit memories 13. 14 and ^the I / O converters 16 and 12 ', 8 periodically tests the logical values of all these converters and compares them with the values stored in the first memory 13.

Jsou-li porovnávané hodnoty shodné, ponechá adresový čítač 15 obsah první paměti 13 nezměněn a současně nuluje obsah příslušné buňky druhé paměti M· Nejsou-li porovnávané hodnoty stejné a v druhé paměti 14 je na odpovídající adrese logická nula, přepisuje adresový čítač 15 tuto hodnotu na hodnotu logické jedna, zatímco nejsou-li shodné a v druhé paměti 1,4 je na odpovídající adrese logická hodnota jedna, pak adresový čítač 15 jednak nuluje tuto hodnotu, jednak nahrazuje starou hodnotu v adresované buňce první paměti 13 novou hodnotou testované proměnné vstupního převodníku 16. resp. výstupního převodníku 17.If the values to be compared are the same, the address counter 15 leaves the contents of the first memory 13 unchanged and at the same time resets the contents of the corresponding cell of the second memory M · If the values to be compared are not the same and to a logical value of one, while if they are not identical and in the second memory 1,4 there is a logical value of one at the corresponding address, the address counter 15 both clears this value and replaces the old value in the addressed cell of the first memory 13 with the new value of the input converter variable 16. resp. output converter 17.

Po dokončení obsluhy všech adres čeká adresový čítač 15 po dobu nastavenou časovacím členem 19 a pak opakuje svou činnost od prvé adresy. Tím je zajištěno ignorování všech změn logických signálů s dobou trvání kratěí než zvolený časový interval, čímž se velmi účinně filtrují poruchové signály způsobené elektrickým rušením a oscilací kontaktních prvků.Upon completion of handling all addresses, the address counter 15 waits for the time set by the timing member 19 and then repeats its operation from the first address. This ensures that any changes in the logic signals with a shorter duration than the selected time interval are ignored, thereby very efficiently filtering disturbance signals caused by electrical interference and oscillation of the contact elements.

ííodul staničního interfejsu 2 dále zajištuje prostřednictvím vysílače 20 malodrátovou komunikaci po datové lince 2 ^s externím logickým procesorem, resp. logickými procesory 5|, 5₂ - 5_β formou dvoustranného blokového přenosu vstupních a výstupních logických signálů”Furthermore, the module of the station interface 2 provides, via the transmitter 20, a small-wire communication over the data line 2 ^with an external logic processor, respectively. 5 |, 5 ₂ - 5 _β logic processors in the form of two-sided block transfer of input and output logic signals ”

Způsob o zapojení dle vynálezu umožňuje řešení složitých úloh logického řízení rozdělením na více procesorů, přičemž všechny procesory mají rovnocenný přístup ke všem vstupním a výstupním signálům procesu.The wiring method of the invention allows for complex logic control tasks by splitting into multiple processors, all processors having equal access to all process input and output signals.

Claims

SUBJECT OF THE INVENTION

1. A method of equivalent access of a group of logical processors to input and output two-valued signals from a technological process, characterized in that the line commutator periodically generates a cyclic sequence of line addresses with a change in one line and at a time , the line-level signal itself is generated from this logic processor and for a limited period of its activation the logic processor addresses any of the discrete signal stations (11, 12, 11) into which the input and output two-valued signals from the process are input.

2. Circuit connection for carrying out the method according to claim 1, characterized in that the group of logic processors (5, -5 _n ) with its memories (7, 7 _R ) and channel interfaces (6, 6 _β ) are connected in a circuit by a data line (3) with each other and, on the other hand, with a group of discrete-signal stations (1, -1j), with station interfaces (2, -2j) and input and output converters (16, 16j) and (17, 17j), through the individual stations (1 - 1p discrete eignálů connected to the controlled object (12), and all logical processors (5 - 5 _n) are its channel interfaces (6, - 6 H) circuit-connected by paths (10) line addresses and routes (11) of line quotations with a line commutator (9).

Circuit connection according to Claim 2, characterized in that each of the station interfaces (2, 2 ') of the discrete-signal stations (1, 1') contains two single-bit memories (13, 14) connected by a binary address path (18) to the system. the input and output converters (16) and (17), which are simultaneously connected to the address counter (15), the address counter (15) being interconnected with the timing circuit (19) and the transmitter (20) and the two single bit memories (13) , 14).