CS231311B1 - Způsob rovnocenného přístupu skupiny logických procesorů k vstupním e výstupním dvouhodnotovým signálům z technologického procesu a zapojení obvodu k jeho provádění - Google Patents

Abstract

Předmětem vynálezu je způsob rovnocenného přístupu skupiny logických procesorů k vstupním a výstupním dvouhodnotovým signálům z technologického procesu a zapojení obvodu k jeho provádění. Podstata vynálezu spoěívá v tom, že kterýkoli z logických procesorů, chce-li získat datovou linku komunikace se stanicemi diskrétních signálů, produkuje vlastní signál linkové kvitance právě tehdy, když se na trase linkových adres objeví hodnota korespondující s jeho vlastní přiřazenou adresou. ,Doba trváni linkové kvitance je vnějšími obvody časově omezena, aby žádný z logických procesorů nemohl trvale blokovat ostatním logickým procesorům přístup k datové lince.

Description

Vynález se týká způsob rovnocenného přístupu skupiny logických procesorů k výstupníni a vstupním dvouhodnotovým signálům z technologického procesu a zapojení obvodu k jeho provádění.

Pro řízení a automatizaci technologických procesů se v posledftí době stále častěji nahrazují releové a pevně propojené bezkontaktní logické systémy volně programovatelnými automaty - logickými procesory.

Každý z takovýchto automatů je vybaven svým interfejsem pro styk s procesem na úrovni dvouhodnotových, tj. logických signálů, přičemž počet vstupů a výstupů každého automatu je omezen. Řízení velkých objektů je proto možné pouze s použitím větěího počtu takovýchto automatů, což ovšem vyvolává značné potíže při řešení úloh optimálního rozdělaní vstupů a výstupů z/do procesu mezi jednotlivými automaty s*ohledem na jejich prostorové rozmístění a dělbu úloh mezi nimi. Pro zajištění spolupráce více takovýchto automatů je pak zpravidla nutné rozmnožovat některé vstupy a výstupy a zapojovat je do více automatů, což vede k složitějším zapojením, narůstání kabeláže a snížení spolehlivosti.

Výše uvedené nevýhody odstraňuje způsob rovnocenného přístupu skupiny logických procesorů k vstupním a výstupním dvouhodnotovým signálům z technologického procesu podle vynálezu, který řeěí daný úRol tak, že linkový komutátor periodicky generuje cyklickou posloupnost linkových adres se změnou v jednom řádu a v době, kdy generuje linkovou adresu odpovídající adrese jednoho ze skupiny logických procesorů, je z tohoto logického procesoru generován vlastní signál linkové kvitance a po časově omezenou dobu jeho aktivace logický procesor adresuje libovolnou ze stanic diskrétních signálů, do níž jsou zavedeny vstupní a výstupní dvouhodnotové signály z technologického procesu.

Podstata zapojení obvodu k provádění způsobu podle vynálezu spočívá v tom, že skupiny logických procesorů se svými pamětmi a kanálovými interfejsy je jednak okruhově spojena datovou linkou vzájemně mezi sebou a jednak se skupinou stanic diskrétních signálů, se staničními interfejsy a vstupními a výstupními převodníky, jejichž prostřednictvím jsou jednotlivé stanice diskrétních signálů spojeny s řízeným objektem. Všechny logické procesory jsou dále svými kanálovými interfejsy okruhově spojeny prostřednictvím trasy linkových adres a trasy linkových kvltancí s linkovým komutátorem.

Přínosem způsobu a zapojení dle vynálezu je možnost modulárního řešení řízení menších i velmi rozsáhlých objektů více logickými automaty při zajištění rovnocenného přístupu všech použitých automatů ke všem datům z procesu bez rozmnožováni vstupů a výstupů a při podstatném zmenšení rozsahu kabeláže oproti dosud známým způsobům, dále zvýšení spolehlivosti a účinná filtrace poruchových signálů.

Na přiložených výkresech je znázorněno zapojení obvodu k provádění způsobu podle vynálezu, kde na obr. 1 je celkové blokové schéma a na obr. 2 je blokové schéma části staničních interfejsů stanic diskrétních signálů, která zajiětuje účinnou filtraci poruchových signálů a komunikaci se soustavou logických procesorů.

Skupina stanic 1,, 1,_? - 1, diskrétních signálů (obr. 1) se staničními interfejsy 2,, 2g,„- 2^ a vstupními a výstupními převodníky 16,, 1^₂ ~ I6j ^a 17, i 17₂ “ 17^ je okruhová spojena mezi sebou a se skupinou logických procesorů 5,- 5_n prostřednictvím datové linky i s blokem & impedančního ukončení. Prostřednictvím vstupních a výstupních převodníků 16,, 16₂ - 16^ a 17, 17₂ - 17_t jsou jednotlivé stanice 1, 1₂ - 1_t diskrétních signálů spojeny s řízeným objektem

Všechny logické procesory 5χ, se svými pamětmi 7^, 7^ - 7 jsou svými kanálovými interfejsy 6,, 6₂ - 6 okruhově spojeny prostřednictvím trasy lollnkovéch adres a trasy 11 linkových kvitančí s linkovým komutátorem 2· Trasa je ukončena blokem £ impedančního ukončení.

Každý ze staničních interfejsů 2,, 2, - 2^ (obr. 2) stanic 1₂ - 1 diskrétních signálů obsahuje dvě jednobitové paměti Ϊ3. Mi propojené pomocí trasy 18 binární adresy se soustavou vstupních a výstupních převodníků a 12» které jsou zároveň propojeny s adresovým čítačem 15. Adresový čítač 15 je vzájemně propojen s časovacím obvodem 19 a vysílačem 20 a s oběma jednobitovými pamětmi Mi M·

Obvod linkového komutátoru 2 generuje na zvolené frekvenci cyklicky linkové adresy v trase 10 v binárním kódu se změnou v jednom řádu. Tato periodická činnost je zastavena, je-li aktivní signál v trase 11 linkové kvitance, na který jsou napojeny všechny proceso^ry !i’ Zž “ Za’

Kterýkoliv z logických procesorů 5p 5₂ - 5_n, chce-li získat datovou linku 2 komunikace se stanicemi I,, 1₂ - 1diskrétních šTgnélů, produkuje vlastní signál linkové kvitance v trase 11 právě tehdy, když se na trase 11 linkových adres objeví hodnota korespondující s jeho vlastní přiřazenou adresou. Doba trvání linkové kvitance v trase 11 je vnějšími obvody časově omezena, aby žádný z logických procesorů 5^ , 5₂ - 5_n nemohl trvale blokovat ostatním logickým procesorům přístup k datové lince 2·

Logický procesor 2» který zastavil linkovou adresu v trase 10 na hodnotě, odpovídající jeho adrese signálem linkové kvitance v trase JJ., ^se po dobu časově omezeného intervalu, ve kterém je aktivní signál linkové kvitance v trase 11 . stává majitelem datové linky 2· Tento princip časového multiplexování linkových adres zajištuje, že v kterémkoliv časovém intervalu pouze jeden logický procesor 2 pracuje na okruhové datové lince 2·

Každý logický procesor 2» který získal datovou linku 2» je schopen adresovat kteroukoliv ze stanic 1,, - 1^ diskrétních signálů a řídit s takto vybranou stanicí oboustrannou komunikaci. Každá^ze stanic 1,, 1^ - 1diskrétních signálů obsahuje soustavu vstupních převodníků 16. umožňujících převod signálů £ z procesu ne vhodnou elektronickou úroveň, dále soustava výstupních převodníků 17. upravujících logické výstupní signály na vhodnou výkonovou úroveň pro vstup do procesu. Adresový čítač 15 'periodicky generuje binární adresu v trase 18 propojenou s oběma jednobitovými pamětmi 13. 14 a ^se vstupními a výstupními převodníky 16 a 12» 8 tí® periodicky testuje logické hodnoty všech těchto převodníků a porovnává je s hodnotami uloženými v první paměti 13.

Jsou-li porovnávané hodnoty shodné, ponechá adresový čítač 15 obsah první paměti 13 nezměněn a současně nuluje obsah příslušné buňky druhé paměti M· Nejsou-li porovnávané hodnoty stejné a v druhé paměti 14 je na odpovídající adrese logická nula, přepisuje adresový čítač 15 tuto hodnotu na hodnotu logické jedna, zatímco nejsou-li shodné a v druhé paměti 1,4 je na odpovídající adrese logická hodnota jedna, pak adresový čítač 15 jednak nuluje tuto hodnotu, jednak nahrazuje starou hodnotu v adresované buňce první paměti 13 novou hodnotou testované proměnné vstupního převodníku 16. resp. výstupního převodníku 17.

Po dokončení obsluhy všech adres čeká adresový čítač 15 po dobu nastavenou časovacím členem 19 a pak opakuje svou činnost od prvé adresy. Tím je zajištěno ignorování všech změn logických signálů s dobou trvání kratěí než zvolený časový interval, čímž se velmi účinně filtrují poruchové signály způsobené elektrickým rušením a oscilací kontaktních prvků.

ííodul staničního interfejsu 2 dále zajištuje prostřednictvím vysílače 20 malodrátovou komunikaci po datové lince 2 ^s externím logickým procesorem, resp. logickými procesory 5|, 5₂ - 5_β formou dvoustranného blokového přenosu vstupních a výstupních logických signálů”

Způsob o zapojení dle vynálezu umožňuje řešení složitých úloh logického řízení rozdělením na více procesorů, přičemž všechny procesory mají rovnocenný přístup ke všem vstupním a výstupním signálům procesu.

Claims (3)

1. PŘEDMĚT VYNÁLEZU

   1. Způsob rovnocenného přístupu skupiny logických procesorů k vstupním a výstupním dvouhodnotovým signálům z technologického procesu, vyznačený tím, Že linkový komutátor periodicky generuje cyklickou posloupnost linkových adres se změnou v jednom řédu a v době, kdy generuje linkovou adresu odpovídající adrese jednoho ze skupiny logických procesorů, je z tohoto logického procesoru generován vlastní signál linkové kvitence a po časově omezenou dobu jeho aktivace logický procesor adresuje libovolnou ze stanic (11, 12, 1^) diskrétních signálů, do níž jsou zavedeny vstupní a výstupní dvouhodnotové signály z technologického procesu.
2. 2. Zapojení obvodu k prováděni způsobu podle bodu 1, vyznačené tím, že skupina logických procesorů (5, - 5_n) se svými pamětmi (7, - 7_R) a kanálovými interfejsy (6, - 6_β) jejednek okruhově spojena datovou linkou (3) vzájemně mezi sebou a jednak se skupinou stanic (1, - 1j) diskrétních signálů se staničními interfejsy (2, - 2j.) a vstupními a výstupními převodníky (16, - 16^) a (17, - 17^), jejichž prostřednictvím jsou jednotlivé stanice (1, - 1p diskrétních eignálů spojeny s řízeným objektem (12) a dále všechny logické procesory (5, - 5_n) jsou svými kanálovými interfejsy (6, - 6^) okruhově spojeny prostřednictvím trasy (10) linkových adres a trasy (11) linkových kvitancí s linkovým komutátorem (9).
3. 3. Zapojení obvodu podle bodu 2, vyznačené tím, že každý ze staničních interfejsů (2, - 2^) stanic (1, - ip diskrétních signálů obsahuje dvě jednobitové paměti (13, 14) propojené pomocí trasy (18) binární adresy se soustavou vstupních a výstupních převodníků (16) a (17), které jsou zároveň propojeny s adresovým čítačem (15), přičemž adresový čítač (15) je vzájemně propojen s časovacím obvodem (19) a vysílačem (20) a s oběma jednoI bitovými pamětmi (13, 14).