CS230085B1 - Zapojení paměti RAM logického analyzátoru - Google Patents

Abstract

Zapojení paměti RAM logického analyzátoru, na jejíž první sběrnicové vstupy jsou připojeny vodiče vstupních dat a na jejíž druhé vstupy je připojen adresnými vodiči čítač adres, ke kteremu jsou připojeny hodiny vodičem hodin, řeší problém zvětšení paměti logického analyzátoru. Podstata vynálezu spočívá v tom, že sběrnicové výstupy čítače adres jsou adresnimi vodiči připojeny na sběrnicové vstupy obvodů umrtvení, ke kterým jsou připojeny hodiny vodičem hodin, přičemž výstup obvodů umrtvení je připojen vodičem vybíraných hodin na vstup čítače adres. Sešení podle vynálezu lze použít v logických analyzátorech používaných obvodů a dále pro oživování a opravy složitých číslicových zařízení, například minipočítačů, řídicích jednotek NC strojů, testerů a dalších zařízení. Předmětné zapojení je zřejmé z obr. 2.

Description

Vynález se týká zapojení paměti RAM logického analyzátoru, na jejíž první sběrnicové vstupy jsou připojeny vodiče vstupních dat a na jejíž druhé vstupy je připojen adresními vodiči čítač, ke kterému jsou připojeny hodiny vodičem hodin.

Je známo, že v současné době se celá vstupní sekvence analyzovaných dat nahrává do paměti RAM logického analyzátoru a proto je délka analyzovatelné sekvence dána jednoznačně kapacitou paměti RAM logického analyzátoru, což je ale nevýhodné.

Uvedenou nevýhodu odstraňuje podle vynálezu zapojení paměti RAM logického analyzátoru, na jejíž první sběrnicové vstupy jsou připojeny vodiče vstupních dat a na jejíž druhé sběrnicové vstupy je připojen adresními vodiči čítač adres, ke kterému jsou připojeny hodiny vodičem hodin. Podstata vynálezu spočívá v tom, že sběrnicové výstupy čítače adres jsou adresními vodiči připojeny na sběrnicové vstupy obvodů umrtvení, ke kterým jsou připojeny hodiny vodičem hodin, přičemž výstup obvodů umrtvení je připojen vodičem vybíraných hodin na vstup čítače adres.

Vynález bude blíže vysvětlen podle přiložených vyobrazení, na kterých obr« 1 představuje původní řešení a obr. 2 nové řešení podle vynálezu.

U původního řešení podle obr. 1 je pamět 1 RAM spojena s čítačem 2 adres adresními vodiči a a na její první sběrnicové vstupy VI' jsou přivedena vstupní data pomocí vodičů £ vstupních dat. Na vstup čítače 2 adres jsou připojeny hodiny vodičem b hodin.

Podle obr,, 2, který představuje řešení podle vynálezu, je paměí 1 RAM spojena s čítačem 2 adres a s obvody 3, umrtvení adresními vodiči a_ připojenými k prvním sběrnicovým vstupům VI' obvodů 2 umrtvení a k druhým sběrnicovým vstupům V2 paměti 1 RAM. Na vstup čítače 2 adres je připojen vodič d vybíraných hodin výstupu2

230 085 jící z obvodů 2 umrtvení, na které jsou připojeny hodiny pomocí vodiče b hodin.

——»

Výhoda zdokonaleného řešení podle vynálezu spočívá v tom, že čítač 2 adres, který je adresními vodiči připojen na pamět 1 RAM logického analyzátoru je doplněn obvody 3 umrtvení a tím umožňuje vynechat předem definované části vstupní sekvence analyzovaných dat. Vynecháním předem definovaných částí vstupní sekvence je možno využít paměti 1 RAM logického analyzátoru k zachycení pouze důležitých částí vstupní sekvence analyzovaných dat a tím je možno analyzovat mnohem delší sekvence než je sekvence, Která by byla analyzovatelná bez obvodu umrtvení logickým analyzátorem se stejnou pamětí 1 RAM. Tím dochází k úspoře drahé paměti logického analyzátoru. Takto lze snadno dosáhnout prodloužení analyzovatelné sekvence Šestnáctkrát i vícekrát, což odpovídá zmenšení paměti na 1/17.

Funkce zapojení paměti RAM logického analyzátoru podle vynálezu je následující:

Paměí 1 RAM zaznamenávající analyzované vzorky je adresována čítačem 2 adres pomocí adresnich vodičů a. Synchronizační pulsy lo gického analyzátoru jsou přeměněny v hodiny. Pokud je logický analyzátor ve stavu, kdy má zaznamenávat vstupní sekvenci analyzovaných dat, jsou hodinové impulsy předávány obvody 2 umrtvení do čítače 2 adres pomocí vodiče d vybíraných hodin. Pokud se logický analyzátor dostane do stavu, kdy má počet vzorků vynechat, nejsou hodinové impulsy obvody 3 umrtvení předávány do čítače 2 adres, takže se stav čítače nemění. Tyto impulsy jsou zpracovány obvody umrtvení tak, aby byl vynechán právě předem stanovený počet vzorků

Řešení podle vynálezu lze využít v logických analyzátorech slov používaných při vývoji číslicových obvodů a integrovaných obvodů a dále pro oživování a opravy složitých Číslicových zařízení, například minipočítačů, řídicích jednotek NC strojů, testerů a dalších zařízení.

Claims (1)

1. PŘEDMĚT VYNÁLEZU

   230 085

   Zapojení |»aěti RAM logického analyzátoru, na jejíž první sběrnicové vstupy jsou připojeny vodiče vstupních dat a na jejíž druhé sběrnicové vstupy je připojen adresními vodiči čítač adres, vyznačené tím, Že sběrnicové výstupy čítače (2) adres jsou adresními vodiči (a) připojeny na sběrnicové vstupy (VI) obvodů (3) umrtvení, ke kterým jsou připojeny hodiny vodičem (b) hodin, přičemž výstup obvodů umrtvení (3) je, připojen vodičem (d) vybíraných hodin na vstup čítače (2) adres.