CS229537B1

CS229537B1 - Connecting the Synchronous Adapter - D

Info

Publication number: CS229537B1
Application number: CS801982A
Authority: CS
Inventors: Jan Ing Hlusek; Ladislav Ing Schwartz
Original assignee: Jan Ing Hlusek; Ladislav Ing Schwartz
Priority date: 1982-11-11
Filing date: 1982-11-11
Publication date: 1984-06-18

Abstract

Synchrónny adaptor-D je určený k prepojeniu počítačových systémov SMEP cez synchrónne modemy. Pripája sa jedným medzistykom k spoločnej zbernici a druhým medzistykom k modemu s rozhraním V24 CCITT. Zapojenie synchrónneho adaptora-D zabezpečuje vysielanie a prijímanie synchrónnej informácie v proceduře DDCMP.The synchronous adapter-D is intended for connecting SMEP computer systems via synchronous modems. It is connected by one interface to the common bus and by the other interface to a modem with a V24 CCITT interface. Connecting the synchronous adapter-D ensures the transmission and reception of synchronous information in the DDCMP procedure.

Description

Vynález sa týká zapojenia synchrónneho adaptora-D pre proceduru DDCMP, určeného pre počítačové systémy so spoločnou zbernicou podl'a normatívneho materiálu NM MPK po VT 34-80.The invention relates to the connection of a synchronous adapter-D for the DDCMP procedure for computer systems with a common bus according to the normative material NM MPK after VT 34-80.

Doteraz známe zapojenie je univerzálně a zložité. Je realizované na 3-konektorovej doske SMEP, čo znemožňuje jeho umiestnenie do terminálových stanic SMEP ako i do prvej a štvrtej pozície univerzálneho bloku medzistyku.The hitherto known involvement is universally and complex. It is realized on a 3-connector SMEP board, which makes it impossible to place it in SMEP terminal stations as well as in the first and fourth positions of the universal intermediate block.

Vyššie uvedené nedostatky odstraňuje zapojenie synchrónneho adaptora-D podl'a tohto vynálezu, ktorého podstata je, že výstupy dátového registra vysielača sú přivedené na vstupy serializátora, na ktorého zapisovací vstup je připojený výstup z bloku zápisu serializátora, pričom výstup zo serializátora je přivedený na vstup generátora CRC a zároveň tiež na vstup hradlovacieho bloku výstupu, na ktorého ďalší vstup je připojený výstup z generátora CRC, zatial čo prvý vstup uvolňovacieho bloku vysielača je připojený k výstupu stavového registra vysielača ako aj k vstupu bloku sledovania cyklov vysielača, druhý vstup je připojený k výstupu dátového registra vysielača, třetí vstup je spojený s dalším výstupom dátového registra vysielača, štvrtý vstup uvolňovacieho bloku vysielače je spojený s výstupom čítača vyslaných bitov, ktorý je zároveň přivedený na vstup hradlovacieho bloku čítača, ako aj na vstup bloku sledovania cyklov vysielače a ďalej na vstup zápisu serializátora a na vstup prepínacieho bloku, pričom na druhý vstup prepínacieho bloku je připojený výstup uvolňovacieho bloku vysielača, ktorého další výstup je spojený so vstupom hradlovacieho bloku čítača a další výstup je připojený k druhému vstupu hradlovacieho bloku čítača, ktorého dva výstupy sú připojené k dvom vstupom čítača bitov, zatial' čo výstup prepínacieho bloku je spojený so vstupom hradlovacieho bloku výstupu, ktorého výstup je připojený k vstupu bloku prevodnikov úrovní a výstup prepínacieho bloku je připojený jednak k vstupu hradlovacieho bloku výstupu ako aj k vstupu uvolňovacieho bloku vysielača a k vstupu čítača vyslaných bitov, ktorého posledný výstup je spojený s výstupom časovacieho bloku vysielača, pričom jeho další výstup je spojený so vstupom uvolňovacieho bloku vysielača ako aj so vstupom bloku zápisu serializátora a výstup bloku časovania vysielača je připojený k vstupu generátora CRC a tiež k vstupu bloku sledovania cyklov vysielača, ktorého výstup je spojený so vstupom stavového registra vysielača, zatial' čo výstupy registra stavov a parametrov a deserializátora sú přivedené na vstupy komparátora, ktorý je spojený s I. blokom synchronizácie a s II. blokom synchronizácie, pričom I. blok synchronizácie je spojený s blokom čítača přijatých znakov a s II. blokom synchronizácie, ktorý je spojený s blokom čítača přijatých znakov, s blokom zápisu a s blokom povolenia aktivnosti, zatial' čo blok časovania prijímača je spojený jedným svojim výstupom s blokom čítača přijatých znakov, s blokom generovania CRC a s deserializátorom a s druhým svojim výstupom, s blokom dátovej dostupnosti prijímača, pričom třetím výstupom je připojený k bloku generovania CRC a štvrtým výstupom k blo^Jku aktivnosti prijímača, pričom blok prevodníkov je spojený s deserializátorom a s blokom generovania CRC, ktorý je ďalej spojený s datovým registrom prijímača, naproti tomu blok generovania CRC je spojený s dátovým registrom prijímača a blok povolenia aktivnosti je spojený s blokom aktivnosti prijímača a ten je spojený s registrom stavov prijímača, pričom blok zápisu je spojený s datovým registrom prijímača a s blokom dátovej dostupnosti prijímača, ktorý je ďalej spojený s registrom stavov prijímača, zatial' čo register stavov prijímača je jedným svojím výstupom spojený s blokom zápisu a s blokom povolenia aktivnosti a s druhým svojím výstupom s blokom dátovej dostupnosti prijímača, s I. blokom synchronizácie a s II. blokom synchronizácie.The above-mentioned drawbacks are eliminated by the connection of the synchronous adapter-D according to the present invention, which is characterized in that the outputs of the data register of the transmitter are connected to the inputs of the serializer, the write input of which is connected the CRC generator, and also to the input of the output gating block, the other input of which is connected to the output of the CRC generator, while the first transmitter release block input is connected to the transmitter status register output as well as the transmitter cycle watch block input. the output of the transmitter data register, the third input is connected to another output of the transmitter data register, the fourth input of the transmitter release block is connected to the output of the transmitted bit counter, which is also connected to the gate gate block input as well as the block input monitoring of the transmitter cycles and further to the serializer write input and the switch block input, the second switch block input being connected to the transmitter release block output, the other output of which is connected to the counter gate block input and the other output is connected to the second counter gate block input, whose two outputs are connected to two inputs of the bit counter, while the output of the switching block is connected to the input of the output gating block, the output of which is connected to the input of the level converter block and the output of the switching block is connected to both the input of the output gating block the transmitter output block and the input of the transmitted bit counter, the last output of which is connected to the transmitter timing block output, the other output of which is connected to the transmitter release block input as well as the serializer write block input and the output of block no. The transmitter timing is coupled to the input of the CRC generator and also to the input of the transmitter loop monitor whose output is connected to the transmitter status register input, while the outputs of the status and parameter register and the deserializer are connected to inputs of the comparator that is connected to the I block. synchronization as II. the synchronization block, wherein the first synchronization block is connected to the received character counter block and to the II. a sync block that is coupled to a received character counter block, a write block, and an activity enable block, while a receiver timing block is coupled with one output to a received character counter block, a CRC generation block and a deserializer, and with its other output block the third output is connected to the CRC generation block and the fourth output to the ^J block to the receiver activity, wherein the converter block is connected to a deserializer and a CRC generation block which is further connected to the receiver data register, while the CRC generation block is connected to the receiver data register, and the activity enable block is connected to the receiver activity block and this is connected to the receiver status register, wherein the write block is connected to the receiver data register and the receiver data availability block, which is further associated with the receiver status register and, while the receiver status register is associated with one output to the write block and the activity enable block, and the other to the receiver data availability block, the I. synchronization block, and the II. sync block.

Zapojenie synchrónneho adaptora-D podlá tohto vynálezu je oproti doteraz známým zapojeniam výhodné preto, lebo je realizovatelné s menším počtom súčiastok a je umiestnené na menšej doske plošných spojov.The synchronous adapter-D wiring of the present invention is advantageous over the prior art wiring because it is feasible with fewer parts and is located on a smaller printed circuit board.

Na priloženom výkrese je zobrazená celková bloková schéma zapojenia synchrónneho adaptora-D.The attached drawing shows an overall block diagram of the synchronous adapter-D connection.

Synchrónny adaptor-D je na spoločnú zbernicu počítačového systému O připojený cez blok X styku so spoločnou zbernicou, ktorý generuje signály pre zápis a čítanie niektorébo z nasledovných registrov: dátového registra 2 vysielača, stavového registra 3 vysielača, registra 16 stavov a parametrov, dátového registra 17 prijímača a registra 18 stavov prijímača. Vysiélač slúži na serializáciu vysielaných dát a na výpočet zabezpečovacej postupnosti ako pre záhlavie, ták af pre dátovú časť vysielaného bloku. Časovanie vysielača je generované v časovacom bloku 13 vysielača a je odvodené od hodinových impulzov z modemu, ktoré sú v bloku 14 prevodníkov úrovní konvertované z úrovně podlá doporučenia V28 CCITT na TTL úroveň ako signál A14 a tento je přivedený na vstup 13A časovacieho bloku 13 vysielača. Uvolnenie činnosti vysielača je podmienené jednak zápisom stavových a datových bitov IA z bloku 1 styku so spoločnou zbernicou, ktoré sú přivedené na vstup A2 dátového registra 2 vysielača a jednak zápisom stavových bitov 1B, ktoré sú přivedené na vstup B3 stavového registra 3 vysielača. Výstup 7A uvolňovacieho bloku 7 vysielača, ktorý je spojený so vstupom A8 hradlovacieho bloku 8 čítača, sa nastaví vtedy, ak sú nastavené vstupy A7 a B7, z ktorých A7 je spojený s výstupom 3A stavového registra 3 vysielača a B7 je spojený s výstupom 2C dátového registra 2 vy229537 sielača a ak na vstup F7 príde impulz z výstupu B13 časovacieho bloku 13 vysielača. Výstup 7B, ktorý je inverzným k výstupu 7A uvolňovacieho bloku 7 vysielača, je přivedený na vstup B8 hradlovacieho bloku 8 čítača a sposobí nastavenie výstupu 8B tohto bloku. Výstup 8B je spojený s uvolňovacím vstupom B9 čítača 9 vyslaných bitov, na ktorého ďalší vstup D9 sú privádzané časovacie impulzy z výstupu C13 časovacieho bloku 13 vysielača. Príchodom prvého časovacieho impulzu za podmienky, že je nastavený vstup A9, nastaví sa výstup 9A čítača 9 vyslaných bitov.The synchronous adapter-D is connected to a common bus of the computer system O via a common bus X block, which generates signals for reading and reading any of the following registers: transmitter data register 2, transmitter status register 3, status and parameter register 16, data register 17 of the receiver and a register of 18 receiver states. The transmitter is used to serialize the transmitted data and to calculate the security sequence as for the header, also for af for the data portion of the transmitted block. The transmitter timing is generated in the transmitter timing block 13 and is derived from the clock pulses from the modem, which are converted from the CCITT recommendation V28 level to the TTL level as signal A14 in the level converter block 14 and is inputted to the transmitter timing block 13A. Release of the transmitter operation is conditional on writing both the status and data bits IA from the common bus block 1, which are applied to the input A2 of the transmitter data register 2, and the writing of the status bits 1B, which are applied to the B3 status register input 3. The output 7A of the transmitter release block 7, which is connected to the input A8 of the counter gate block 8, is set when the inputs A7 and B7 are set, of which A7 is connected to the output 3A of the transmitter register 3 and B7 is connected to the data output 2C. register 2 of the transmitter 222237, and if input F7 receives a pulse from output B13 of the transmitter timing block 13. The output 7B, which is inverse to the output 7A of the transmitter release block 7, is applied to the input B8 of the counter gate block 8 and causes the output 8B of the block to be adjusted. The output 8B is coupled to the release input B9 of the transmitted bit counter 9, to which further input D9 the timing pulses are output from the output C13 of the timing block 13 of the transmitter. Upon the arrival of the first timing pulse, provided the input A9 is set, the output 9A of the transmitted bit counter 9 is set.

V případe, že vstup A9 nie je nastavený, potom sa výstup 9A nastaví po každom osmom časovacom impulze, ak je nastavený vstup C9, ktorý je spojený s výstupom 11B prepínacieho bloku 11 alebo po šesťnástom časovacom impulze, ak vstup C9 nie je nastavený. Nastavenie výstupu 9A, ktorý je spojený so vstupom AB bloku 6 zápisu serializátora, spůsobí po příchode impulzu na druhý vstup BB, ktorý je spojený s výstupom B13 časovacieho bloku 13 vysielača, vygenerovanie impulzu na výstupe BA bloku 6 zápisu serializátora, čo sposobí přepis znaku z výstupu 2A datového registra 2 vysielača, ktorý je spojený so vstupom A5, do serializátora 5. Sériové dáta sú z výstupu 5A serializátora 5 privádzané jednak na vstup 12B hradlovacieho bloku 12 výstupu ako aj na vstup A1O generátora 10 CRC. Výstup 10A generátora 10 CRC je spojený so vstupom 12A hradlovacieho bloku 12 výstupu. V tomto bloku sa v případe nastavenia vstupu 12D, ktorý je spojený s výstupom 11A prepínacieho bloku 11, prepisujú dáta zo vstupu 12B na výstup A12. Naopak, ak je nastavený vstup 12C, ktorý je spojený s inverzným výstupom 11B prepínacieho bloku 11, sú přepisované dáta zo vstupu 12A na výstup A12, ktorý je spojený so vstupom 14A bloku 14 prevodníkov úrovní. Výstup 9A čítača 9 vyslaných bitov je spojený tiež so vstupom All prepínacieho bloku 11 a v súčinnosti s dalším vstupom Bil tohto bloku sa ovládá nastavovanie výstupov 11A alebo 11B a tým aj vysielanie dát alebo postupnosti CRC. Vstup Bil je spojený s výstupom 7C uvolňovacieho bloku 7 vysielača, a je ovládaný prostredníctvom vstupu C7, ktorý je spojený s výstupom 2B dátového registra 2 vysielača a vstupu D7, ktorý je spojený s výstupom 9A čítača 9 vyslaných bitov. Výstup 9A je spojený taktiež so vstupom C4 bloku 4 sledovania cyklov vysielača a v súčinnosti s dalšími vstupmi A4, ktorý je spojený s výstupom 3A stavového registra 3 vysielača a B4, ktorý je spojený s výstupom A13 časovacieho bloku 13 vysielača, je vždy po skončení vysielacieho cyklu nastavený výstup 4A bloku 4 sledovania cyklov vysielača a tento výstup je spojený so vstupom A3 stavového registra 3 vysielača.In case the input A9 is not set, then the output 9A is set after every eight timing pulse if the C9 input that is connected to the output 11B of the switch block 11 is set or after the sixteenth timing pulse if the C9 input is not set. Setting the output 9A which is connected to the input of the serializer write block 6, upon the impulsion of the second input BB, which is connected to the output B13 of the timing block 13 of the transmitter, generates a pulse on the output of the serializer write block 6. The serial data from the output 5A of the serializer 5 is fed to both the input 12B of the output gate block 12 and the input A1O of the CRC generator 10. The output 10A of the CRC generator 10 is coupled to the input 12A of the output gate block 12. In this block, in the case of setting the input 12D, which is connected to the output 11A of the switching block 11, the data from the input 12B is written to the output A12. Conversely, if the input 12C that is connected to the inverse output 11B of the switching block 11 is set, the data from the input 12A to the output A12 that is connected to the input 14A of the level converter block 14 is rewritten. The output 9A of the transmitted bit reader 9 is also coupled to the input A11 of the switching block 11 and, in conjunction with the other input B1 of this block, the setting of the outputs 11A or 11B is controlled and thus the data or CRC sequence is transmitted. The input B1 is connected to the output 7C of the transmitter release block 7 and is controlled via the input C7, which is connected to the output 2B of the transmitter data register 2 and the input D7, which is connected to the output 9A of the reader 9 of the transmitted bits. The output 9A is also coupled to the input C4 of the transmitter cycle tracking block 4 and, in conjunction with the other inputs A4, which is connected to the output register status 3 of the transmitter and B4, which is connected to the output A13 of the transmitter timing block 13. the set output 4A of the transmitter cycle tracking block 4 and this output is connected to the input A3 of the transmitter status register 3.

Přijímač zabezpečuje synchrónny příjem informácie prichádzajúcej cez blok 14 pres vodníkov, konvertujúci dáta o úrovniach podlá doporučenia V28 CCITT na TTL a naopak. Přijímač je připravený k činnosti zápisom synchronizačného znaku, ktorý sa bude v danom přenose používat, z výstupov 1C z bloku 1 styku so spoločnou zbernicou do vstupov AIS spodného bytu registra 16 stavov a parametrov a zápisom uvolňovacieho bitu prijímača z výstupu ID bloku 1 styku so spoločnou zbernicou do vstupu A18 registra 18 stavov prijímača, čo sposobí nastavenie výstupu ISA, ktorý je spojený so vstupom A24 bloku 24 dátovej dostupnosti prijímača, ďalej so vstupom B21 I. bloku 21 synchronizácie a so vstupom B22 II. bloku 22 synchronizácie. Činnost prijímača je zahájená príchodom správy, ktorá musí začínat minimálně dvoma synchronizačnými znakmi. Přijímané dáta prichádzajúce do bloku 14 prevodníkov úrovní, pokračujú z výstupu 14D do vstupu A19 dsserializátora 19, ktorý je taktovaný hodinami prichádzajúcimi na vstup B19. Prvý přijatý znak, ktorým je prvý synchronizačný znak, do deserlalizátora 19 je cez výstupy 19A a vstupy A2D porovnaný v komparátore 20 s obsahom spodného bytu registra 18 stavov a parametrov, ktorý je spojený výstupmi 16B so vstupmi B20 komparátora 20, Ak došlo k zhode, komparátor 20 vygeneruje na svojom výstupe 20A signál, ktorý v I. bloku 21 synchronizácie cez vstup A21 sposobí nastavenie výstupu 21A. S príchodom signálu z výstupu 21A na vstup A23 bloku 23 čítača přijatých znakov, sa tento vynuluje a výstup 23A sa nastaví do logickej nuly. Hodiny, ktoré prichádzajú z výstupu 28A bloku 28 časovania prijímača do vstupu B23 bloku 23 čítača přijatých znakov, zabezpečujú od tohoto okamihu nastavovanie výstupu 23A, vždy po každých 8 přijatých bitoch, t. j. vždy po přijatí jedného kompletného znaku. Druhý přijatý synchronizačný znak do deserializátora 19 sa opat, ako pri prvom synchronizačnom znaku porovná v komparátore 20 s obsahom spodného bytu registra 16 stavov a parametrov. Ak opat dojde k zhode, vygeneruje sa na výstupe 20A komparátora 20 signál vstupujúci do vstupu C22 II. bloku 22 synchronizácie, ktorý spolu s už vygenerovaným signálom na vstupe A22 a so signálom D22 prichádzajúcim z výstupu 23A bloku 23 čítača přijatých znakov sposobí nastavenie výstupu 22A II. bloku 22 synchronizácie. Od tohoto okamihu je přijímač zosynchronizovaný. Všetky ďalšie přijaté znaky sú z výstupov deserializátora 19 privádzané na vstupy A17 dátového registra 17 prijímača, odkial' sú prostredníctvom výstupov 17A a vstupov Cl bloku 1 styku so spoločnou zbernicou předkládané programu. Od tejto chvíle sú generované signály 24A v bloku 24 dátovej dostupnosti prijímača a 26A v bloku 26 aktivnosti prijímača, ktoré zabezpečujú spoluprácu s programom. Signál 22A vystupujúci z druhého bloku 22 synchronizácie a vstupujúci do vstupu A25 bloku 25 zápisu spolu so signálom 23A z bloku 23 čítačů přijatých znakov vstupujúcim do vstupu B25 a hodinovým signálom 28B z bloku 28 časovania přijímače 28 vstupujúcim do vstupu C25 vstupujúcimi do toho istého bloku spSsobia vygenerovanie vstupného signálu 25A a signálu 25B. Signál 25A vystUpujúci z bloku 25 zápisu a vstupujúci do vstupu B17 dátového registra 17 prijímača zabezpečuje přepis obsahu deserializátora 19 z jeho výstupoV 19B do vstupov A17 dátového registra 17 přijímače vždy po přijatí úplného znaku. Signál 25B generovaný blokom 25 zápisu vstupujúci do vstupu B24 bloku 24 dátovej dostupnosti prijímača spolu s hodinovým signálom 288 z bloku 28 Časovania prijímača vstupujúcim do vstupu C24 tohoto istého bloku sposobia nastavenie signálu 24A po uskutočnení přenosu dát z deserializátora 19 do dátového registra 17 prijímača. Signál 22A z II. bloku 22 synchronizácie vstupujúci do vstupu A27 bloku 27 povolenia aktivnosti spolu so signálom 23A z bloku 23 čítača přijatých znakov vstupujúcim do vstupu B27 spósobiá v bloku 27 povolenia aktivnosti ňastavenie výstupného signálu 27A. Tento signál vstupujúci do vstupu A28 spolu So signálom 28C z bloku 28 časovania prijímača vstupujúcim cez vstup B26, sposobia v bloku 2S aktivnosti prijímača nastavenie výstupného signálu 2BA. Výstupný signál 24A vstupujúci ďo vstupu B18 spolu s výstupným signálom 2BA vstupujúcim do vstupu C18 registra 18 stavov prijímača sú dostupné programu cez výstupné signály 18B, ktoré vstupujú do vstupov Dl bloku 1 styku so spoločnou zbernicou. V případe, že v prenáŠanej správě je přítomných viac synchroňizačných znakov než dve a nie je žiádúce, aby sa tieto nadbytočné synchronizačně znaky předkládali programu a zároveň sa z nich počítala CRC postupnost, je v reglstri 18 stavov prijímača nastavený výstupný signál 18C, Tento vstupuje do vstupu 25D bloku 25 zápisu a do vstupu C27 bloku 27 povolenia aktivnosti, ktoré zablokuje dovtedy, pokým nie je přijatý dátový znak rozdielny od synchronizačného znaku. Až potom je povolené nastavenie výstupných signálov 24A a 26A. Z přijímaných dát prichádzajúcich z výstupu 14B bloku 14 prevodníkov úrovní do vstupu A15 bloku 15 generovania CRC je vypočítávaná CRC postupnost:. Signály 28A a 28Ď generované blokom 28 Časovania prijímača vstupujú do vstupov BIS a C15 bloku 15 generovania CRC, kde zabezpečujú vnútornú Činnost bloku. Výsledok výpočtu CRC z výstupu ISA vstupuje do vstupu C17 dátového registra 17 prijímača, odklal' je dostupný cez výstupy 17A programu. Hodiny pre vnútornú činnost prichádzajú zo synchrónneho modemu cez blok 14 prevodníkov, odkíaí cez výstup 14B vstupujú do vstupu A28 bloku 28 časovania prijímača. O příchode dátového znaku je informovaný program prostredníctvom prerušenia, ktoré je generované blokom 1 styku so spoločnou zbernicou. Prerušenie je odvedené od signálu 24A, ktorý sa nastavuje po prepísaní znaku deserializátora 19 do dátového registra 17 prijímača a nuluje jeho prečítaním. Register 18 stavov prijímača prostredníctvom výstupných signálov 18D a vstupných signálov C18 ovládá činnost modemu cez blok 14 prevodníkov úrovní prostredníctvom vstupných signálov B14 a výstupných signálov 14C.The receiver provides synchronous reception of information coming through block 14 via water sprites, converting the level data according to V28 CCITT recommendation to TTL and vice versa. The receiver is ready for operation by writing a sync feature to be used in the transmission from the outputs 1C of the common bus block 1 to the AIS inputs of the lower byte 16 of the status and parameter register and writing the receiver release bit from the common block 1 ID output. a bus to input A18 of the receiver status register 18, causing the ISA output to be connected to input A24 of receiver data availability block 24, to input B21 of I block 21 of synchronization, and input B22 II. block 22 of the synchronization. The operation of the receiver is initiated by the arrival of a message which must begin with at least two synchronization characters. The received data arriving at the level converter block 14 continues from output 14D to input A19 of dsserializer 19, which is clocked by the clock arriving at input B19. The first received feature, which is the first synchronization feature, to the deserlalizer 19 is compared via outputs 19A and inputs A2D in comparator 20 to the contents of the lower byte state and parameter register 18, which is connected by outputs 16B to inputs B20 of comparator 20. the comparator 20 generates at its output 20A a signal that causes the output 21A to be set in the I1 sync block 21 via the input A21. With the arrival of a signal from output 21A to input A23 of the received character block block 23, this is reset and output 23A is set to logic zero. The clock that comes from the output 28A of the receiver timing block 28 to the input B23 of the received character counter block 23 ensures, from this point on, that the output 23A is set, every 8 received bits, i. j. each time one complete character is received. The second received synchronization symbol to the deserializer 19 is compared, as in the first synchronization symbol, in the comparator 20 with the contents of the lower byte of the register of states and parameters 16. If the match occurs, the output 20A of comparator 20 generates a signal input to input C22 II. block 22, which together with the signal already generated at input A22 and the signal D22 coming from the output 23A of the received character block 23, causes the output 22A II to be set. block 22 of the synchronization. From now on, the receiver is synchronized. All other received features are output from the deserializer 19 to the inputs A17 of the receiver data register 17 from where they are presented to the program via the outputs 17A and the inputs C1 of the common bus block 1. From now on, signals 24A in receiver data availability block 24 and 26A in receiver activity block 26 are generated to provide interoperability with the program. The signal 22A exiting the second synchronization block 22 and entering the input A25 of the write block 25 together with the signal 23A from the received character counter block entering the input B25 and the clock signal 28B from the receiver timing block 28 entering the input C25 entering the same block generating an input signal 25A and a signal 25B. The signal 25A exiting from the write block 25 and entering input B17 of the receiver data register 17 ensures that the contents of the deserializer 19 from its outputs 19B are transcribed to the inputs A17 of the receiver data register 17 each time a complete character is received. The signal 25B generated by the write block 25 entering input B24 of the receiver's data availability block 24 together with the clock signal 288 from block 28 The receiver timings entering the input C24 of this same block causes the signal 24A to be adjusted after data transmission from the deserializer 19 to the data register 17 of the receiver. Signal 22A of II. of the synchronization block 22 entering the input A27 of the enable enable block 27 together with the signal 23A from the received character counter block 23 entering the input B27, in the enable enable block 27, the output signal 27A is set. This signal entering input A28 together with the signal 28C from the receiver timing block 28 entering through input B26 will cause the output signal 2BA to be set in the receiver activity block 2S. The output signal 24A input to input B18 together with the output signal 2BA input to the receiver status register input 18 of the receiver 18 are available to the program through the output signals 18B that input to the inputs D1 of the common bus contact block 1. If there are more sync symbols present in the transmitted message and there is no need for these extra sync characters to be presented to the program and at the same time calculating the CRC sequence, the receiver status register 18C is set to output signal 18C. the input 25D of the write block 25 and the input C27 of the activity grant block 27, which blocks until the received data symbol is different from the synchronization symbol. Only then is it possible to set the output signals 24A and 26A. From the received data coming from the output 14B of the level converter block 14 to the input A15 of the CRC generation block 15, the CRC sequence is calculated. The signals 28A and 28D generated by the receiver timing block 28 enter inputs BIS and C15 of the CRC generation block 15 where they provide the internal operation of the block. The result of the CRC calculation from the ISA output enters the input C17 of the receiver data register 17, and is available via the program outputs 17A. The internal clock comes from the synchronous modem via the converter block 14, from where it outputs via the output 14B to the input A28 of the receiver timing block 28. The program is informed of the arrival of the data symbol by the interrupt that is generated by the common bus block 1. The interrupt is removed from the signal 24A, which is set after the deserializer symbol 19 is written to the receiver data register 17 and is reset by reading it. The receiver status register 18 via the output signals 18D and the input signals C18 controls the operation of the modem via the level converter block 14 via the input signals B14 and the output signals 14C.

Zapojenie synchrónneho adaptora-D podfa tohto vynálezu umožňuje realizovat pri znížení výrobných nákladov synchrónny komunikačný modul pre procedúru DDCMP.The integration of the synchronous adapter-D of the present invention makes it possible to realize a synchronous communication module for the DDCMP procedure while reducing manufacturing costs.

Claims

229537 of the second synchronization block 22 and entering the input A25 of the write block 25 together with the signal 23A from the input block counter 23 of the input to the input B25 and the clock signal 28B from the timing block 28 entering the input C25 entering the same block generating the input signal 25A and signal 25B. The signal 25A exiting the block 23 and entering the input B17 of the data register 17 of the receiver provides the override of the deserializer 19 from its output V 19B to the inputs A17 of the data register 17 of the receiver each time a full character is received. The signal 25B generated by the write block 23 entering the input B24 of the data availability block 24 of the receiver together with the clock signal 288 of the block 28 The timing of the receiver entering the input C24 of the same block causes the signal 24A to be set after data transfer from the post register register 19 has been carried out 17 receiver. Signal 22Az II. the synchronization block 22 entering the A27 block 27 of the activity enable signal with the signal 23A from the received character counter block 23 entering the input B27 causes the output signal 27A to be activated in block 27. This signal entering the input A2B together with the signal 28C of the block 28 timing the receiver entering through the input B26 causes the output signal to be set to the 2BA output signal in the receiver block. The output signal 24A entering the input B18 together with the output signal 2BA entering the input C18 of the receiver 18 of the receiver is available to the program via the output signals 18B that enter the inputs D1 of the block 1 of contact with the common bus. In the case where more than two synchroignals are present in the transmitted message and it is not desirable for such a superfluous synchronization feature to be presented to the program and at the same time to calculate a CRC sequence, an output signal 18C is set in the status receiver 18, This enters the input 25D of the write block 25 and enters the input C27 of the allowance block 27 that it blocks until the received data symbol is different from the sync character. Only thereafter, the output signals 24A and 2BA are enabled. From the received data coming from the output 14B of the block 14 of the converters level input A15 of the CRC generation block 15 is the calculated CRC sequence. The signals 28A and 28D generated by the receiver timing block 28 enter the BIS and CIS blocks of the CRC generation block 13, where they provide internal block activity. The result of calculating the CRC from the output of the ISA enters the C17 input of the register 17 of the receiver, is available via program outputs 17A. The clocks operating from the synchronous modem via the converter block 14 arrive at the output 14B and enter the A28 block 28 of the timing receiver. The input character is informed by the program via an interruption that is generated by block 1 of the common bus. The interruption is derived from the signal 24A, which is set after overwriting the characterizer 19 to the data register 17 of the receiver and zeroing by reading it. Receiver register 18 via output signals 18D and input signals C18 controls the modem operation through a level converter block 14 via input signals B14 and output signals 14C. The connection of the synchronous Adapter-D of the present invention makes it possible to realize a synchronous communication module for the DDCMP procedure while reducing production costs. preDME The synchronous adapter-D connection consisting of the common bus contact block, the transmitter data register, the transmitter status register, the transmitter block of the transmitter, the serializer, the writer block, the transmitter release block, the gating block of the counter, the read bits counter, the CRC generator, the switch block, the gating block of the output, the transmitter timing block, the converter block, the CRC generation block, the register of parameters and parameters, the receiver data register, the receiver status register, the deserialization the comparator, the sync block I, the II, the sync block, the read character block, the receiver data block, the write block, the receiver activity block, the activity enable block, the receiver block, indicated by that the outputs (2A) of the transmitter data register (2) are inputted to the inputs (A5J serializer (5j to which the writer the input (B5) is the output (6A) from the serializer write block (Θ), with the output (SAJ from the serializer (5) being input to input (A10) of the CRC generator (10) as well as the input ( 12B) of the gating block (12) of the output to which the next input (12A) is connected to the output (10A) of the CRC generator (10), what the first input (A7) of the transmitter release block (7) is connected to the output (3A) of the transmitter status register (3) as well as the input (A4) of the transmitter cycle monitoring block (4), the second input (B7) is connected to the output (2C) of the transmitter data register (2), the third input (C7) ) is connected to the data transmitter output (2B) of the transmitter, the fourth transmitter release block (7) of the transmitter block (7) is connected to the output (9A) of the transmitted bits counter (9) which is simultaneously input to the gate block input (C8) (8) ) of the counter as well as the input (C4) of the cycle monitoring block (4) of the transmitter and further to the input (ΑΘ) of the block (8) and an input (All) of the switching block (11), wherein an output (7C) of the transmitter release block (7) is connected to the second input (B1) of the switching block (11), the other input (7A of which) is ) is coupled to the input (A8) of the counter gating block (8) and another output (7B) is connected to the other input (B8) of the gating block (8) of the counter whose output (8A) is connected to the input (A9) and output ( 8B) to the input (B9) of the transmitted bit counter (9) while the output (11A) of the switching block (11) is connected to the input (12C) of the gate block (12) of the output whose output (A12) is connected to the block input (14A) ( 14) of the transfer levels and the output (11B) of the switching block (11) is connected to the input (12D) of the gating block (12) as well as to the input (E7) of the transmitter release block (7) and to the input (C9) of the counter (9) the transmitted bits, the last input (D9) of which is connected to the output (C13) of the transmitter timing block (13), its the other output (B13) is coupled to the input (F7) of the transmitter release block (7) as well as to the input (B6) of the serializer write block (6) and the output (A13) of the transmitter timing block (13) is connected to the input (BIO) of the CRC generator (10) as well as the input (B4) of the transmitter cycle monitoring block (4) whose output (4A) is connected to the input (A3) of the transmitter status register (3), the level converter block (14) being its output (14D) coupled to the input (A15) of the CRC generating block (15) and to the input (A19) of the designer (19) whose outputs (19B) are associated with inputs (A17) of the data register (17) ) of a receiver and outputs (19A) with inputs (A20) of the comparator (20) whose inputs (B20) are connected to outputs (16B) of register (16) of states and parameters and output (20A) of outputs (A21) of block I (21) ) synchronization (C22) II. the synchronization block (22), wherein the synchronization block (21) is connected to the inputs (A22) by its output (21A). the synchronization block (22) and (A23) the received character read block (23) from which the output (23A) is connected to the input (D22) of the synchronization block (22) and to the inputs (B25) of the write block (25) and (B27) the activity enable block (27) and its next input (A27) is coupled to the input (A25) of the write block (25) and the output (22A) of II. the synchronization block (22), while the output (28A) of the receiver timing block (28) is coupled to the input (B15) of the CRC generation block (15) and the other inputs (B19) of the deserializer (19) and (B23) of the received counter counter block (23) wherein the output (28B) of the receiver timing block (28) is coupled to the input (C25) of the write block (25) and to the input (C24) of the data availability block (24) and the output (28C) of the timing block (28) is coupled to the input (B26) of the receiver activity block (26) and the last output (28D) of the receiver timing block (28) is coupled to an input (C15) of the CRC generation block (15) whose output (15A) is coupled to the (C17) output of the data the receiver register (17) and the output (18A) from the next register register (18) of the receiver are connected by the output (A24) of the receiver data block (24) and the inputs (B21) of the block (21) synchronization and (B22) II. a synchronization block (22), wherein the further output (18C) from the register (18) of the receiver is coupled to the input (D25) of the write block (25) and the slots (C27) of the activity enable block (27) from which the output (27A) is coupled to the output (A26) of the receiver activity block (26) and its output (26A) is connected to the output (C18) of the receiver register (18) and the write block (25) is connected to the input (25B) B17) of the receiver data recorder (17). 1 sheet of drawings