CS228092B1

CS228092B1 - Connection for dynamic transformation of working storage adress

Info

Publication number: CS228092B1
Application number: CS1014482A
Authority: CS
Inventors: Petr Ing Stroner; Ivan Ing Bartunek; Zdenek Ing Precek; Petr Ing Kucera
Original assignee: Petr Ing Stroner; Bartunek Ivan; Zdenek Ing Precek; Petr Ing Kucera
Priority date: 1982-12-31
Filing date: 1982-12-31
Publication date: 1984-05-14

Description

Vynález se týká zapojení pro dynamickou transformaci adresy operační paměti, kdy se část adresy slova nebo celá adresa slova v paměti mění na jinou adresu podle předem zvoleného přiřazení a tím se mění logický i fyzický význam adresováni paměti podle požadavků zavedeného programu.The invention relates to a circuit for dynamically transforming a memory address, wherein part or all of the word address in memory is changed to another address according to a preselected assignment, thereby changing the logical and physical meaning of memory addressing according to the requirements of the loaded program.

Dynamická transformace adresy pracovní paměti umožňuje rozšiřování adresního prostoru například samočinného počítače při zachování délky adresního slova. Přitom se umožňuje měnit logické i fyzické umístění zapamatované informace podle potřeb řídicího programu. Při dynamické transformaci dochází ke změně obsahu případně i ke změně délky adresního slova, a to v závislosti na obsahu transformační tabulky, která obsahuje převodní klíč. Tato tabulka je umístěna v takzvané transformační paměti, nazývané též adresní mapa. Užitečnost takového systému je tím vyšší, čím pružnější a pohotovější je způsob změny adres. V dosud známých systémech určuje celkovou dobu pamětového cyklu součet doby nutné k vytvoření nové adresy s dobou čtení nebo se zápisovým cyklem paměti. Doba nutná k vytvoření nové adresy sestává z inkrementace či přepsání adresního čítače, přivedení jeho obsahu na adresní část paměti, provedení pamětového cyklu a odebrání dat z výstupu paměti. Modifikace adresy přiváděné z adresního čítače podle transformační formule určené adresní mapou je tedy operace navíc, dosud do délky pamětového cyklu nezačleněná a tudíž prodlužující celkovou dobu pamětového cyklu. Prodloužení pamětového cyklu vede přímo ke zpomalení činnosti celého počítače, v němž je dynamické mapování paměti použito.The dynamic transformation of the working memory address allows expanding the address space of, for example, a computer while maintaining the length of the address word. The logical and physical location of the stored information can be changed according to the needs of the control program. The dynamic transformation changes the content or even the length of the address word, depending on the content of the transformation table that contains the conversion key. This table is located in a so-called transformation memory, also called an address map. The usefulness of such a system is the more flexible and responsive the method of changing addresses. In prior art systems, the total memory cycle time determines the sum of the time required to create a new address with a read time or a write cycle of memory. The time required to create a new address consists of incrementing or rewriting an address counter, bringing its contents to the address portion of memory, executing a memory cycle, and removing data from the memory output. Therefore, modifying the address supplied from the address counter according to the transform formula determined by the address map is an extra operation, not yet included in the memory cycle length, and thus extending the total memory cycle time. Increasing the memory cycle results directly in slowing down the performance of the entire computer where dynamic memory mapping is used.

Uvedené nevýhody známých zapojení odstraňuje do značné míry zapojení pro dynamickou transformaci adresy operační paměti podle vynálezu. Podstata vynálezu spočívá v tom, že první· vstupní svorka zapojeni je spojena se vstupem prvního vstupního obvodu, jehož výstup je spojen s prvním povelovým vstupem každé operační paměti a se vstupem zpožáovacího obvodu.These disadvantages of the known circuitry largely eliminate the circuitry for dynamic transformation of the memory address of the present invention. SUMMARY OF THE INVENTION The first wiring input terminal is coupled to the input of the first input circuit, the output of which is connected to the first command input of each operating memory and to the delay circuit input.

226092226092

Výstup zpožďovacího obvodu je spojen se druhým povelovým vstupem každé operační paměti.The output of the delay circuit is coupled to a second command input of each operating memory.

Druhý adresní vstup každé operační paměti je spojen a prvním skupinovým výstupem transformační paměti. Adresní vstup transformační paměti je spojen s adresní svorkou zapojení. Druhý skupinový výstup transformační paměti je spojen s adresním vstupem kódovacího obvodu.The second address input of each operating memory is coupled to the first group output of the transform memory. The address input of the transformer memory is connected to the wiring address terminal. The second group output of the transform memory is coupled to the address input of the coding circuit.

Povelový vstup kódovacího obvodu je spojen 8 povelovou vstupní svorkou zapojení. Každý uvolňovací výstup kódovacího obvodu je spojen se druhým vstupem odpovídajícího součtového obvodu. První vstup každého součtového obvodu je spojen s výstupem časového obvodu. Vstup časového obvodu je spojen se druhou vstupní svorkou zapojení. Skupinové vstupní svorka zapojení je spojena se skupinovým vstupem druhého vstupního obvodu. Výstup druhého vstupního obvodu je spojen s prvním adresním vstupem každé operační paměti.The coding circuit command input is connected by the 8 command input terminal of the wiring. Each release output of the coding circuit is coupled to a second input of the corresponding summing circuit. The first input of each summation circuit is connected to the output of the time circuit. The timing circuit input is connected to the second wiring input terminal. The wiring input terminal is connected to the group input of the second input circuit. The output of the second input circuit is coupled to the first address input of each memory.

Zapojení pro dynamickou transformaci adresy operační paměti je zvléětě výhodné, protože snadno realizovatelnými prostředky zajišťuje mapování adresy operační paměti, aniž by , kladlo nároky na přídavné časy, které způsobují časovou degradaci celého systému. Přitom pracovní podmínky operační paměti zůstávají stejné jak při využití mapového systému, tak i bez něj. Výhodou zapojení je též to, že umožňuje zastavení průběhu paměťového cyklu při rozpoznání podmínek pro toto zastavení. Jedná se o situace, kdy z hodnoty adresy přijaté řídicími obvody paměti se zároveň zjišťuje například podmíněná ochrana konkrétní lokace nebo stránky paměti. Zapojeni umožní zablokováni vyvolaného paměťového cyklu a zabezpečí požadovanou ochranu paměti. Ani tato funkce nepředstavuje přídavné časy a tudíž zpomalení paměťového cyklu. Rovněž přesná synchronní činnost celého zapojení je výhodou při spojování mapované paměti s dalšími obvody vyšších hardwareových celků.The circuitry for dynamic transformation of the memory address is particularly advantageous because it provides mapping of the memory address by easy-to-implement means without requiring additional times that cause the system to degrade over time. At the same time, the operating conditions of the operating memory remain the same both with and without the map system. The advantage of the circuitry is also that it allows to stop the course of the memory cycle while recognizing the conditions for this stop. These are situations where, for example, conditional protection of a particular memory location or page is also determined from the address value received by the memory control circuits. The wiring enables blocking of the recalled memory cycle and provides the required memory protection. Even this function does not represent additional times and thus slows the memory cycle. Also, the exact synchronous operation of the entire circuit is an advantage when connecting the mapped memory with other circuits of higher hardware units.

Příklad zapojení podle vynálezu je znázorněn na připojených výkresech v blokovém schématu na obr. 1. Na obr. 2 je znázorněn časový průběh signálu na důležitých vstupech a výstupech zapojení při aktivaci první operační paměti.An example of a wiring according to the invention is shown in the accompanying drawings in the block diagram of FIG. 1. FIG. 2 shows a signal waveform on the important wiring inputs and outputs when the first operating memory is activated.

Technická prostředky, z nichž je zapojení jednotlivých bloků vytvořeno, jsou vesměs známé obvody číslicové techniky, snadno realizovatelné různými způsoby. Proto není zapojení jednotlivých bloků podrobně rozkresleno. Jednotlivé bloky je možno charakterizovat takto. Transformační paměť 1. je statická nebo dynamická paměť typu RAM a pomocnými obvody a slouží jako adresní mapa. Kódovací obvod £ je v podstatě kodér transformující část adresní informace, která do něho přichází z transformační paměti 1 přes jeho adresní vstup 22.The technical means from which the wiring of the individual blocks is made are all known digital circuitry, which can be easily realized in various ways. Therefore, the wiring of the individual blocks is not detailed. Individual blocks can be characterized as follows. Transformation memory 1. is static or dynamic RAM and auxiliary circuits and serves as an address map. The coding circuit 6 is essentially an encoder transforming a portion of the address information coming into it from the transforming memory 1 via its address input 22.

Zpožďovací obvod £ je vytvořen zpožďovací linkou nebo jiným časovým členem. Slouží ke vytvoření zpoždění povelu ke čtení z operačních pamětí 6.1 až 6.m. Časový obvod i je vytvořen jako monostabilní klopný obvod nebo jako obvod, ve kterém se provádí výběr určitého časového intervalu Ze vstupních časových značek.The delay circuit 6 is formed by a delay line or other timing element. It is used to create a delay of the command to read from operating memories 6.1 to 6.m. The time circuit 1 is formed as a monostable flip-flop or as a circuit in which a certain time interval is selected from the input timestamps.

Všechny součtové obvody 5.1. 5.2 až 5.n jsou stejné, jsou vytvořeny kombinací logických hradel a vytváří se v nich součet signálů přicházejících na jejich vstupy. Všechny operační paměti 6.1. 6.2 až 6.n jsou stejné feritové paměti a jsou to jednotlivé části celkové operační paměti systému. Oba vstupní obvody 1 a g jsou stejné kombinační obvody vytvořené z hradel a slouží k úrovňovému, dynamickému i výkonovému přizpůsobení dat přiváděných na jejich vstupy. Všechny vstupy a výstupy, které mají společný logický* nebo funkční význam, jsou označeny jako jeden spoj a jsou označeny jako skupinové.All total circuits 5.1. 5.2 to 5.n are the same, they are made by combining logic gates and summing the signals coming to their inputs. All operating memories 6.1. 6.2 to 6.n are the same ferrite memories and are individual parts of the total system memory. Both input circuits 1 and g are the same combination circuits made of gates and serve for level, dynamic and power adjustment of the data supplied to their inputs. All inputs and outputs that have a common logical * or functional meaning are marked as a single link and are marked as grouped.

Zapojení jednotlivých bloků pro dynamickou transformaci adresy operační paměti je provedeno takto. První vstupní svorka 01 zapojení je spojena se vstupem 2L prvního vstupního obvodu I. Výstup 72 prvního vstupního obvodu £ je spojen s prvním povelovým vstupem 64.n každé operační paměti 6.1 až 6.n a se vstupem 31 zpožďovacího obvodu g. Výstup g£ zpožďovacího obvodu g je spojen se druhým povelovým vstupem 65.1 až 65.n každé operační paměti 6.1 až 6.n. Druhý adresní vstup 63.1 až 63.n každé operační paměti 6 je spojen s prvním skupinovým výstupem 12 transformační paměti J_. Adresní vstup 11 transformační paměti J, je spojen s adresní svorkou 05 zapojení. Druhý skupinový výstup 13 transformační paměti 1 je spojen s adresním vstupem 22 kódovacího obvodu £. Povelový vstup 21. kódovacího obvodu £ je spojen s povelovou vstupní svorkou 04 zapojení. Každý uvolňovací výstup 23.1 až 23.n kódovacího obvodu 2 je spojen se druhým vstupem 52.1 až 52.n odpovídajícího součtového obvodu Sil až 5.n. První vstup 51.1 až 51.n každého součtového obvodu 51 až 5.n je spojen s výstupem 42 časového obvodu 4· Vstup 41 časového obvodu 4 je spojen se druhou vstupní svorkou £2 zapojení. Skupinové vstupní svorka 03 zapojení je spojena sé skupinovým vstupem 81 druhého vstupního obvodu g. Výstup 82 druhého vstupního obvodu 8 je spojen s prvním adresním vstupem 62.1 až 62.n každé operační paměti 6.1 až 6.n.The connection of individual blocks for dynamic transformation of the memory address is done as follows. The first wiring input terminal 01 is coupled to the input 2L of the first input circuit I. The output 72 of the first input circuit 64 is connected to the first command input 64.n of each operating memory 6.1 to 6.to the input 31 of the delay circuit g. g is connected to a second command input 65.1 to 65.n of each operating memory 6.1 to 6.n. The second address input 63.1 to 63.n of each operating memory 6 is coupled to the first group output 12 of the transforming memory 11. The address input 11 of the transformer memory J is connected to the address terminal 05 of the wiring. The second group output 13 of the transformer memory 1 is connected to the address input 22 of the coding circuit 6. The command input 21 of the coding circuit 6 is connected to the command input terminal 04 of the wiring. Each release output 23.1 to 23.n of the coding circuit 2 is coupled to a second input 52.1 to 52.n of the corresponding summing circuit Sil to 5.n. The first input 51.1 to 51.n of each summation circuit 51 to 5.n is connected to the output 42 of the timing circuit 4. The input 41 of the timing circuit 4 is connected to the second wiring input terminal 52. The wiring input terminal 03 is coupled to the group input 81 of the second input circuit g. The output 82 of the second input circuit 8 is coupled to the first address input 62.1 to 62.n of each operating memory 6.1 to 6.n.

Zapojení pracuje takto: Na první vstupní svorku 01 zapojení a tim i na vstup 71 prvního vstupního obvodu I přichází časově definovaný signál, který představuje povel k započetí paměíového cyklu operačních pamětí 6.1 až 6.n. Z výstupu 72 prvního vstupního obvodu 1 přechází tento povel přizpůsobený úrovňově, výkonově a dynamicky jednak přímo na věechny první povelové vstupy 64.1 až 64.n (obr. 2, řádek X.) všech operačních pamětí 6.1 až 6.n a jednak na vstup 31 zpožďovacího obvodu J. Povelem přicházejícím na první povelové vstupy 64.1 až 64.n všech operačních pamětí 6.1 až 6«n se aktivují první adresní vodiče přivedené na první adresní vstupy 62.1 až 62.n (obr. 2, řádek III.) všech operačních pamětíThe wiring works as follows: The first input terminal 01 of the wiring and thus the input 71 of the first input circuit I receives a time-defined signal, which is a command to commence the memory cycle of the operating memories 6.1 to 6.n. From the output 72 of the first input circuit 1, this command, adjusted in terms of level, power and dynamics, passes directly to all the first command inputs 64.1 to 64.n (FIG. 2, line X.) of all the operating memories 6.1 to 6. The first address wires connected to the first address inputs 62.1 to 62.n (Fig. 2, line III) of all operating memories are activated by the command coming to the first command inputs 64.1 to 64.n of all operating memories 6.1 to 6 «n.

6.1 až 6.n pro potřebu provedení paměíového cyklu.6.1 to 6.n to perform a memory cycle.

Druhé povelové vstupy 65.1 až 65.n (obr. 2, řádek II.) se aktivují až po určitém časovém intervalu, který se určuje ve zpožďovacím obvodu g. Tento časový interval slouží k tomu, aby došlo k ustálení prvních adresních vodičů dříve, než se budou aktivovat druhé adresní vodiče přivedené na druhé adresní vstupy 63.1 až 63.n (obr. 2, řádek IV.) všech operačních pamětí 6.1 až 6,n. Tímto zpožděním se změní dynamické přeslechy způsobené přenosem mezi adresními vstupy 62.1 až 62.n a 63.1 až 63.n jednotlivých operačních pamětí 6.1 až 6,n a jejích datovými výstupy, které nejsou ve schématu znázorněny. První adresní vodiče se přivádějí k jednotlivým operačním pamětem 6.1 až 6.n ze skupinové vstupní svorky 03 zapojení na skupinový vstup 81 druhého vstupního obvodu g a z jeho skupinového výstupu 8g na první adresní vstupy 62.1 až 62.n všech operačních pamětí 6.1 až 6,n. Druhé adresní vodiče přicházejí z adresní svorky 05 zapojení na adresní vstup 11 transformační paměti i· Z transformační paměti j. se část adresy určené adresním vstupem 11 transformační paměti 2 mění podle předem zvoleného klíče zapsaného na jednotlivých paměíových místech transformační paměti 2·The second command inputs 65.1 to 65.n (Fig. 2, line II.) Are only activated after a certain time interval, which is determined in the delay circuit g. This time interval serves to stabilize the first address wires before the second address wires connected to the second address inputs 63.1 to 63.n (FIG. 2, line IV.) of all the operating memories 6.1 to 6, n will be activated. This delay changes the dynamic crosstalk caused by the transmission between address inputs 62.1 to 62.n and 63.1 to 63.n of the individual operating memories 6.1 to 6, n and its data outputs, which are not shown in the diagram. The first address wires are fed to the individual operating memories 6.1 to 6.n from the group input terminal 03 connected to the group input 81 of the second input circuit g and from its group output 8g to the first address inputs 62.1 to 62.n of all the operational memories 6.1 to 6, n. The second address wires come from the address terminal 05 of the connection to the address input 11 of the transformer memory i. From the transformer memory i, the portion of the address determined by the address input 11 of the transformer memory 2 varies according to the preselected key

Způsob zápisu tohoto přiřazovacího klíče se nepopisuje, protože se netýká předmětu vynálezu. Část transformovaná adresy paměti se vede z prvního skupinového výstupu 12 transformační paměti i na druhý adresní vstup 63.1. 63.2 až 63.n každé operační paměti 6.1. 6,2 až č.n. Dále se část transformované adresy vede ze druhého skupinového výstupu 21 transformační paměti 2 na adresní vstup 22 kódovacího obvodu. 2. Kódovací obvod 2 aktivuje při splnění vnějších podmínek, které mají charakter povelu k vlastnímu mapováni, jeden ze svých uvolňovacích výstupů 23.1 . 23.2 až 23.n. Tím se též určí, který ze součtových obvodů 5.1.The method of writing this assignment key is not described as it does not relate to the subject matter of the invention. A portion of the transformed memory address is passed from the first group output 12 of the transform memory to the second address input 63.1. 63.2 to 63.n of each operating memory 6.1. 6.2 to no. Further, a portion of the transformed address is passed from the second group output 21 of the transform memory 2 to the address input 22 of the coding circuit. 2. The coding circuit 2 activates one of its release outputs 23.1, subject to external conditions having the character of a self-mapping command. 23.2 to 23.n. This also determines which of the summing circuits 5.1.

5.2 až 5.n se bude aktivovat tak, aby svým výstupem 53.1 . 53.2 až 53.n uvolnil odpovídající uvolňovací vstup 61.1 (obr. 2, řádek VIII.), 61.2 až 61,n (obr. 2, řádek VII.) příslušné operační paměti 6.1. 6.2 až 6.n.5.2 to 5.n will be activated so that its output 53.1. 53.2 to 53.n released the corresponding enable input 61.1 (Fig. 2, line VIII.), 61.2 to 61, n (Fig. 2, line VII.) Of the respective operating memory 6.1. 6.2 to 6.n.

Činnost transformační paměti 2, kódovacího obvodu 2 a součtových obvodů 5.1. 5.2 až 2jlQ trvá určitou dobu, i když jsou tyto obvody vytvořeny z co nejrychlejěíeh prvků. Tato činnost by za normálních okolností nutně vedla ke zpomalení pamětového cyklu mapovaných pamětí, protože se přičítá k normálnímu času potřebnému k provedení paměíového cyklu, pokud se do něho zahrnuje i příprava adresy a aktivace adresních vodičů. Operační pamětiOperation of the transformation memory 2, the coding circuit 2 and the summing circuits 5.1. 5.2 to 20 takes some time, even if these circuits are made up of elements as quickly as possible. Under normal circumstances, this operation would inevitably slow down the memory cycle of the mapped memories, as it adds to the normal time it takes to complete the memory cycle if it also includes address preparation and address wire activation. Operating memory

6.1 až 6.n jsou vytvořeny tak, že jejich uvolňovací vstupy 61.1. 61.2 až 61.n. z nichž může být pro pamětový cyklus uvolněn jenom jeden, podmiňují význam všech adresních vstupů6.1 to 6.n are formed such that their release ports 61.1. 61.2 to 61.n. of which only one can be released for the memory cycle, determines the importance of all address inputs

62.1 . 62.2 až 62.n a 63.1 . 63.2 až 63.n i povelových vstupů 64.1. 64.2 až 64.n i 65.1.62.1. 62.2 to 62.n and 63.1. 63.2 to 63.n i command inputs 64.1. 64.2 to 64.n i 65.1.

65.2 až 65.n operačních pamětí 6.1. 6.2 až 6,n. Je tedy zřejmé, že předstih prvních adresních vodičů proti druhým adresním vodičům by neměl význam, pokud by se současně neaktivoval některý z uvolňovacích vstupů 61.1. 61.2 až 61,n operačních pamětí 6.1. 6.2 až 6.n.65.2 to 65.n of operating memories 6.1. 6.2 to 6, n. It is therefore clear that the lead of the first address wires over the second address wires would not be significant if one of the release inputs 61.1 was not activated at the same time. 61.2 to 61, n operating memories 6.1. 6.2 to 6.n.

Vzhledem k tomu, že v době aktivace prvních adresních vodičů na prvních adresních vstupech 62» 1. ££*£ až 62.n operačních pamětí 6.1. 6.2 až 6.n jejich prvními povelovými vstupy 64.1. 64.2 až 64.n maní jefitě k dispozici žádný platný uvolňovací výstup 23.1.Whereas at the time of activation of the first address wires at the first address inputs 62 ' 6.2 to 6.n by their first command inputs 64.1. 64.2 to 64.n no valid release output 23.1 is readily available.

až 23.n kódovacího obvodu £. Na dobu překrývající neplatnost uvolňovacích výstupů 23.1. 23.2 až 23.n kódovacího obvodu £ jsou všechny součtová obvody 5.1. 5.2 až 5.n uvolněny svými prvními vstupy 51.1. 51.2 až 51.n (obr. 2, řádek V.), na která přichází časově definovaný signál z výstupu & časového obvodu £, na jehož vstup 41 přichází ze druhá vstupní svorky ££ zapojení časový signál synchronní s ostatními signály na dalších vstupních svorkách £1, £1, ££ a ££ zapojeni. Obvody, z nichž tyto signály přicházejí, nejsou předmětem vynálezu a proto se podrobněji nepopisují.to 23.n of the coding circuit 6. For the period overlapping invalidation of release outputs 23.1. 23.2 to 23.n of the coding circuit 6 are all the summing circuits 5.1. 5.2 to 5.n released by their first inputs 51.1. 51.2 to 51.n (FIG. 2, line V) receiving a time-defined signal from the output & timing circuit 8, to which input 41 comes from the second input terminal 48, the timing signal synchronous with other signals at the other input terminals £ 1, £ 1, ££ and ££ involved. The circuits from which these signals come are not subject of the invention and are therefore not described in detail.

časový obvod £ je dimenzován tak, aby v okamžiku, kdy odezní signál na jeho výsiupu AŽ, byl již platný jeden,avšak pouze jeden z uvolňovacích výstupů 23.1. 23.2 až 23.n kódovacího obvodu £ za současné platnosti dat na obojích adresnlch vstupech 62.1. 62.2 až 62.n a 63.1. 63.2 až 63.n operačních pamětí 6.1. 6.2 ež 6^, a to ještě před příchodem signálu na jejich druhá povelová vstupy 65.1. 65.2 ež 65.n. Tak dojde k dokončení paměťového cyklu pouze operační paměti 6.1. 6.2 až 6,n vybraná podle mapovacího přiřazení zakódovaného v transformační paměti 1, přičemž paměťový cyklus byl zahájen e předstihem oproti platná adrese na všech operačních pamětech 6.1. 6.2 až 6.n současně. Rozpracování paměťových cyklů na věech paralelně adresovaných operačních pamětech 6.1. 6.2 až 6.n nemá při vhodném řeěení žádný negativní vliv ani na kvalitu dokončeného cyklu ani na napájecí soustavu zapojení.the time circuit 6 is dimensioned such that, at the moment when the signal at its output AŽ fades, one, but only one of the release outputs 23.1 is already valid. 23.2 to 23.n of the coding circuit 6 while the data at both address inputs 62.1 is valid. 62.2 to 62.n and 63.1. 63.2 to 63.n of operating memories 6.1. 6.2 to 6 ^, before the signal arrives at their second command inputs 65.1. 65.2 to 65.n. This completes the memory cycle of only the memory 6.1. 6.2 to 6, n selected according to a mapping assignment encoded in transform memory 1, wherein the memory cycle was started e in advance of a valid address on all operational memories 6.1. 6.2 to 6.n simultaneously. Development of memory cycles on all memory addressed in parallel 6.1. 6.2 to 6.n have no negative effect on the quality of the completed cycle or on the power supply system of the wiring, if properly designed.

Zapojení se využije při implementaci dynamického mapovacího systému v zařízeních vybe> vených plenární feritovou třívodičovou pamětí s jednostranným diodovým výběrem zejména u řídicího počítače.The connection will be used in the implementation of the dynamic mapping system in devices equipped with a one-sided diode selection of a ferrite three-wire memory with a one-sided diode selection, especially in the control computer.

Claims

A circuit for dynamically transforming a memory address, characterized in that the first circuit input terminal (01) is connected to an input (71) of the first input circuit (7), the output of which (72) is connected to the first command input (64.1 to 64). n) each operating memory (6.1 to 6.n). and an input (31) of the delay circuit (3), the output of which (32) is connected to a second command input (65.1 to 65.n) of each operating memory (6.1 to 6.n), the second address input (63.1 to 63) thereof. n) is connected to the first group output (12) of the transformer memory (1), whose address input (11) is connected to the address terminal (05) of the circuit and the second group output (13) of the transformer memory (1) is connected to the address input ( 22) a coding circuit (2), the command input (21) of which is coupled to the wiring command input terminal (04) and each release output (23.1 to 23.n) of the coding circuit (2) is coupled to a second input (52.1 to 52). n) a corresponding summation circuit (5.1 to 5.n) whose first input (51.1 to 51.n) is connected to the output (42) of the time circuit (4), whose input (41) is connected to the second input terminal (02) circuit, whose group input terminal (03) is connected to the group input (81) of the second input circuit (8), is wherein the output (82) is coupled to the first address input (62.1 to 62.n) of each operating memory (6.1 to 6.n).