CS226350B1 - Zapojení testovacího kanálu pro logické proměnné - Google Patents

Description

Vynález se týká zapojení testovacího kanálu pro logické proměnné v testovacím zařízení, kde se rozliSuje směr, stav a úroveň každého jednotlivého zkouěeného bodu, tak zvané špičky, pro potřeby testování větších logických celků, například karet osazených logickými obvody.

Při testování karet osazených logickými obvody je nutné jednak zadávat údaje na vstupní špičky testované karty a jednak odebírat signály z výstupních špiček. S ohledem na sběrnioové struktury a s ohledem na využití třístavové logiky je nutné, aby měl testovací kanál vlastnosti třístavového obvodu s možností dynamicky měnit svůj stav podle okamžité potřeby testu.

Dosud známá zapojení testovacích kanálů neřešila problém třístavového ovládání testovacích špiček bezkontaktním způsobem bu5 vůbec, nebo využívala zapojení s diskrétními součástmi. Zapojení testovacího kanálu s využitím kontaktních spínacích prvků je nevhodné z hlediska rychlosti. Kromě toho je při větších počtech testovacích bodů velmi rozměrné a celkově neefektivní. Rovněž získání informace o aktuálním stavu jednotlivého testovacího kanálu či soustavy kanálů v průběhu testu je velmi obtížné, zvláště u systémů, které nejsou vybaveny centrální výpočetní jednotkou, v jejíž paměti jsou uloženy příslušná tabulky. 7 tom případě je nutné neustále si pamatovat aktuální stav testovacích špiček v průběhu tvorby testu*

Další potíže nastávají, když je třeba využít modulového rozšiřování počtu testovacích kanálů s ohledem na snadné ovládání. Zde musi být alespoň část adresniho výběru jednotlivých testovacích kanálů vystavěna v centrální jednotce testovacího zařízení pro maximální možnou výstavbu. To je opět prostorově i ekonomicky nevýhodné.

Uvedené nedostatky odstraňuje zapojení testovacího kanólu pro logické proměnné podle vynálezu. Podstata vynélezu spočívá v tom, že druhé obousměrné vstupní svorka zapojení je spojena β prvním vstupem druhé vzorkovací paměti, se vstupem druhého přizpůsobovacího obvodu a s prvním výstupem ovládacího obvodu. Směrový vstup ovládacího obvodu je spojen se druhým výstupem mezipaměti směru, jejíž první vstup je spojen s výstupem paměti směru, jejíž datový vstup je spojen s datovým vstupem paměti stavu a s datovou skupinovou vstupní svorkou zapojení.

Adresní skupinové vstupní svorka zapojení je spojena s adresním vstupem paměti stavu a s adresním vstupem paměti směru, jejíž zápisový vstup je spojen se zápisovou vstupní svorkou zapojení a se zápisovým vstupem paměti stavu. Výstup paměti stavu je spojen s prvním vstupem mezipaměti stavu, jejíž přepisovací vstup je spojen s přepisovací vstupní svorkou zapojení a s přepisovacím vstupem mezipaměti směru, jejíž první výstup je spojen se druhým vstupem multiplexoru.

První vstup multiplexoru je spojen s výstupem druhé vzorkovací paměti, jejíž vzorkovací vstup je spojen se druhou vzorkovací svorkou zapojení. První obousměrné vstupní svorka zapojení je spojena s prvním vstupem komparátoru, se vstupem prvního přizpůsobovacího obvo- , du a se druhým vstupem ovládacího obvodu. Stavový vstup ovládacího obvodu je spojen s prvním výstupem mezipaměti stavu, jejíž druhý výstup je spojen se třetím vstupem multiplexoru.

Přepínací vstup multiplexoru je spojen s přepínací vstupní svorkou zapojení, jehož referenční vstupní svorka je spojena se druhým referenčním vstupem komparátoru. Výstup komparétoru je spojen s prvním vstupem první vzorkovací paměti, jejíž vzorkovací vstup je spojen s první, Vzorkovací vstupní svorkou zapojení. Výstup první vzorkovací paměti je spojen se čtvrtým vstupem multiplexoru. Výstup multiplexoru je spojen s prvním vstupem výstupního obvodu, jehož výstup je spojen s výstupní svorkou zapojení. Hradlovací vstupní svorka zapojení je spojena s vnějSím vstupem výstupního obvodu.

Zapojení testovacího kanélu pro logické proměnné podle vynálezu řeSí jednoduchými prostředky komplexně problém testovacího kanálu pro testování logických obvodů bez omezení pro třístavové obvody.

Řešení zahrnuje adresovací část, ovládací část a komparátory. Umožňuje paralelní obsloužení špiček zkoušeného a referenčního obvodu při použití metody komparace se vzorem tzv.

golden board. Koncepce testovacího kanélu zvýhodňuje modulovou výstavbu testovacího zařízení, umožňuje připojit ovládání testovacího kanélu na ovládací sběrnici. Zapojení testovacího kanálu zatěžuje testované špičky jedinou logickou zátěží a zaručuje definovanou úroveň signálu při uvedení špičky do třetího stavu. Je možno kdykoliv, a to bez ovlivnění stavu testovacího kanélu, zjišťovat současný stav všech veličin testovacího kanálu, tj. směru i stavu testované špičky i referenční špičky.

Příklad zapojení testovacího kanélu pro logické proměnné podle vynélezu je znázorněn v blokovém schématu na připojeném výkresu.

Jednotlivé bloky zapojení je možno charakterizovat takto. Paměť X směru a paměť 2 stavu jsou stejné paměti typu Latch. Paměť χ směru slouží k zachycení zadaného směru testované špičky. Paměť 2 stavu slouží k zachycení zadaného stavu testované špičky. Mezipaměť J směru a mezipaměť X stavu jsou stejné paměti a obě jsou vytvořeny z klopných obvodů. Uezipaměť J směru slouží k synchronnímu ovládání směru testované špičky. Mezipaměť χ stavu slouží k synchronnímu ovlédéní stavu testované špičky. Ovládací obvod g je bu5 invertující, nebo neinvertující výkonový třístavový budič, který slouží k vlastnímu připojení logického testovacího kanélu k testované špičce.

První přizpůsobovací obvod A a drahý přizpůsobovací obvod J jsou stejné obvody, vytvořené z pasivních součástí. Upravují statická a dynamická vlastnosti testovacího kanálu. Komparátor g je monolitický komparační obvod, který porovnává signály na svých vstupech. První vzorkovací paměl £ a drahá vzorkovací paměl lg jsou stejná paměti, vytvořená z klopných obvodů. První vzorkovací paměl £ slouží k zachycení stavu testované Špičky. Druhá vzorkovací paměl lg slouží k zachycení stavu referenční Špičky. Multiplexor 100 je monolitický přepínací obvod, který umožňuje přepojení signálů charakterizujících stav kanálu na výstupní obvod lig. Výstupní obvod 110 je například budič sběrnice, umožňující čtení stavu testovacího kanálu. Jednotlivá bloky zapojení jsou vesměs známá obvody číslicová techniky a proto nejsou na výkresu podrobně rozkresleny. Vstupy a výstupy, které mají charakter skupinového signálu, jsou shrnuty v jeden spoj a jeou označeny jako skupinové. Podle funkce jeou pojmenovány bllžSlm slovním popisem. Jednotlivé bloky zapojení jsou spojeny takto.

Druhá obousměrná vstupní svorka 011 zapojení je spojena s prvním vstupem 101 druhé vzorkovací paměti lg, se vstupem 71'drahého přizpůsobovacího obvodu las prvním výstupem 53 ovládacího obvodu £. Směrový vstup 51 ovládacího obvodu £ je spojen se druhým výstupem 21 mezipaměti 2 směru, jejíž první vstup 31 je spojen a výstupem 14 paměti 1 směřu.

Datový vstup 11 paměti 1 směru je spojen s datovým vstupem 21 paměti 2 stavu a β datovou skupinovou vstupní svorkou 010 zapojení. Adresní skupinové vstupní svorka 09 zapojení je spojena s adreením vstupem 22 paměti 2 stavu a s adrežním vstupem 12 paměti 1 směru, jejíž zápiáový vstup 13 je spojen ae zápisovou vstupní svorkou 08 zapojení a se zápisovým vstupem 23 paměti 2 stavu.

Výstup 24 paměti 2 stavu je spojen s prvním vstupem 41 mezipaměti 1 stavu, jejíž přepisovací vstup 42 je spojen s přepisovací vstupní svorkou 07 zapojení a s přeplsovacím vstupem 32 mezipaměti 2 směru. První výstup 33 mezipaměti 2 směru je spojen se druhým vstupem 1002 multiplexoru 100. První vstup 1001 multiplexoru 100 je spojen s výstupem 103 druhá vzorkovací paměti lg, jejíž vzorkovací vstup 102 je spojen se drahou vzorkovací vstupní svorkou 012 zapojení.

První obousměrná vstupní svorka 06 zapojeni je spojena 8 prvním vstupem 81 komparátoru g, se vstupem 61 prvního přizpůsobovacího obvodu 6 a se druhým vstupem 54 ovládacího obvodu £. Stavový vstup 52 ovládacího obvodu £ je spojen s prvním výstupem 43 mezipaměti 4 stavu, jejíž drahý výstup 44 je spojen se třetím vstupem 1003 multiplexoru 100.

Přepínací vstup 1005 multiplexoru 100 je spojen s přepínací vstupní svorkou 03 zapojení. Referenční vetupnl svorka 05 zapojení je spojena se druhým referenčním vstupem 82 komparátoru 8. Výstup 83 komparátoru 8 je spojen s prvním vstupem 91 první vzorkovací paměti £, jejíž vzorkovací vstup 92 je spojen s první vzorkovací vstupní svorkou 04 zapojení. Výstup 93 první vzorkovací paměti £ je spojen se čtvrtým vstupem 1004 multiplexoru 100.

Výstup 1006 multiplexoru 100 je spojen s prvním vstupem 111 výstupního obvodu 110. jehož výstup 113 je spojen a výstupní svorkou 01 zapojení. Hradlovací vstupní svorka 02 zapojení je spojena s vnějším vstupem 112 výstupního obvodu 110. Zapojení testovacího kanálu pro logické proměnné pracuje takto.

Paměl 1 směru určuje svým stavem, zda testovací kanál pracuje jako vstupní. Paměl 2 stavu určuje svým stavem hodnotu logické proměnné pro výstup testovacího kanálu. Stav paměti i směru se mění aktivním signálem, který přichází na její zápisový vstup 13 ze zápisové vstupní svorky 08 zapojení. Stav paměti 2 stavu še mění stejným zápisovým signálem, který přichází že zápisové vstupní svorky 08 zapojení na zápisový vstup 23 paměti 2 stavu.

Tento aktivní signál na zápisové vstupní svorce 08 zapojení dává povel k přepisu údajů z datové vstupní svorky 010 zapojeni přeš detový vstup 11 do paměti 1 směru a přes datový vstup 21 do paměti £ stavu.

Adresní výběr testovacího kanálu, pro který jsou právě zapisovaná data platná, zajišťuje signál, který přichází z adresní skupinová vstupní svorky 09 zapojení na adresní vstup 12 paměti 1 směru a na adresní vstup £2 paměti 2 stavu. Při plnění paměti 1 směru a paměti 2 stavu se tedy postupuje sekvenSně, a to tak, jak příslušná údaje dodává řídicí jednotka.

Z paměti J. směru se údaje přepisují z jejího výstupu 14 přes první vstup βΐ do mezipamětl 2 směru. Podobně sa přepisují údaje z paměti 2 stavu přes její výstup 24 a přes první vstup Xl do mezlpaměti í stavu. Povel k přepisu přichází z přepisovací vstupní svorky 21 zapojení na přepisovací vstup 32 mezlpaměti 2 směru a současně na přepisovaeí vstup 42 mezipamětl í stavu. Přepis směrů nebo stavů se provádí synchronně a současně pro věechny testovací kanály.

Stav mezlpaměti 2 směru je možno kdykoliv číst přes její první výstup 33 a dále přes multiplexor 100 a přes výstup 113 výstupního obvodu 110 na výstupní svorce 01 zapojení. Podobně je možno číst obsah mezlpaměti X stavu přes její druhý výstup Xl, přes multiplexor 100 a přes výstup 113 výstupního obvodu 110 na výstupní svorce 01 zapojení.

Ovládací obvod 5., který je vytvořen jako dvojnásobný výkonový budič s třístavovým výstupem, je bud otevřen, nebo je ve třetím stavu. Zda je ovládací obvod 2 otevřen nebo zda je ve třetím stavu, se řídí signálem na jeho směrovém vstupu 51.

Ovlédaeí obvod í je otevřen v případě, že je přísluěný testovací kanál použit jako výstupní. Jestliže je testovací kanál definován jako vstupní, je ovládací obvod 2 třetím stavu. V případě, že je testovací kanál definován jako výstupní, potom stavový vstup 22 ovládacího obvodu 2 určuje stav prvního výstupu 53 ovládacího obvodu 2 ⁸ i stav druhého výstupu 54 ovládacího obvodu 2·

Signálem z prvního výstupu 53 ovládacího obvodu 2> který přichází na druhou obousměrnou vstupní svorku 011 zapojení, se ovládá testovací bod pro vzorovou desku. Signál se úrovňově a dynamicky přizpůsobí druhým přizpůsobovacím obvodem 1· První výstup 53 ovládacího obvodu 2 může být uveden též do třetího stavu, a tím se prakticky stává vstupní Špičkou testovacího zařízení. Z prvního výstupu 53 ovládacího obvodu 2 j® možno odebrat časově definovaný vzorek logioké proměnné a přepsat přes první vstup 101 do druhé vzorkovací paměti 10.

Přepis se provádí časově definovaným signálem, který přichází ze druhé vzorkovací vstupní svorky 012 zapojení na vzorkovací vstup 102 druhé vzorkovací paměti JH). Obsah druhé vzorkovací paměti 10 je možno číst přes její výstup 103 a dóle přes multiplexor 100 a přes vstupní obvod 110 na výstupní svorce 01 zapojení. Druhý výstup 54 ovládacího obvodu 2 pracuje obdobně pro testovací Špičku zkouSené desky.

Vzorek logické proměnné je možno odebrat ze druhého výstupu 54 logického obvodu 2 basově definovaným signálem, který přichází na první vzorkovací svorku 04 zapojení. Úroveň a dynamika vzorku se upravuje přizpůsobovacím obvodem 6 a přichází na první vstup 81 komparátoru 8. Na druhý vstup 82 komparačního obvodu 8 se přivádí proměnná referenční úroveň komparace. Z výstupu 83 komparátorů 8 se vzorek přepisuje do první vzorkovací paměti 2·

Přepis se provádí signálem, který přichází z první vzorkovací svorky 04 zapojení na vzorkovací vstup 92 druhé vzorkovací paměti 2· Obsah druhé vzorkovací paměti 2 j® možno číst přes její výstup 93 a déle přes čtvrtý vstup 1004 multiplexoru 100 a dále přes výstupní obvod 110 na výstupní svorce 01 zapojení, činnost výstupního obvodu 110 se řídí signálem, který přichází z hradlovací vstupní svorky 02 zapojení na vnější vstup 112 výstupního obvodu 110.

Signál na přepínací vstupní svorce 02 zapojení, který přeehází na vnější přepínaoí vstup 1005 multiplexoru 100. určuje, který ze vstupů 1001 až 1004 multiplexoru 100 sa přepne na jeho výstup 1006. Vynálezu se využije v testovacích zařízeních pro testování logických obvodů.

Claims (1)

1. PĚESUŽT VYNÁLEZU

   Zapojení testovacího kanálu pro logická proměnná, vyznačující se tím, že druhá obousměrná vstupní svorka (OH) zapojení je spojena s prvním vstupem (101) druhá vzorkovací paměti (10) , se vstupem (71) druhého přizpůsobovacího obvodu (7) a s prvním výstupem (53) ovládacího obvodu (5), jehož směrový vstup (51) je spojen se druhým výstupem (34) mezipaměti (3) směru, jejíž první vstup (31) je spojen s výstupem (14) paměti (1) směru, jejíž datový vstup (11) je spojen s datovým vstupem (21) paměti (2) stavu a s datovou skupinovou vstupní svorkou (010) zapojení, jehož adresní skupinová vstupní svorka (09) je spojena s adresním vstupem (22) paměti (2) stavu a s adresním vstupem (12) paměti (1) směru, jejíž zápisový vstup (13) je spojen se zápisovou vstupní svorkou (08) zapojení a se zápisovým vstupem (23) paměti (2) stavu, jejíž výstup (24) je spojen s prvním vstupem (41) mezipaměti (4) stavu, jejíž přeplsovací vstup (42) je spojen s přepisovací vstupní svorkou (07) zapojení a s přepisovacím vstupem (32) mezipaměti (3) směru, jejíž první výstup (33) je spojen se druhým vstupem (1002) multiplexoru (100), jehož první vstup (1001) je spojen s výstupem (103) druhé vzorkovací paměti (10), jejíž vzorkovací vstup (102) je spojen se druhou vzorkovací svorkou (012) zapojení, jehož první obousměrná vstupní svorka (06) je spojena s prvním vstupem (81) komparátoru (8), se vstupem (61) prvního přizpůsobovacího obvodu (6) a se druhým vstupem (54) ovládacího obvodu (5), jehož stavový vstup (52) je spojen s prvním výstupem (43) mezipapěti (4) stavu, jejíž druhý výstup (44) je spojen se třetím vstupem (1003) multiplexoru (100), jehož přepínací vstup (1005) je spojen s přepínací vstupní svorkou (03) zapojení, jehož referenční vstupní svorka (05) je spojena s referenčním vstupem (82) komparátoru (8), jehož výstup (83) je spojen s prvním vstupem (91) první vzorkovací paměti (9), jejíž vzorkovací vstup (92) je spojen s první vzorkovací vstupní svorkou (04) zapojení a výstup (93) první vzorkovací paměti (9) je spojen se čtvrtým vstupem (1004) multiplexoru (100), jehož výstup (1006) je spojen s prvním vstupem (111) výstupního obvodu (110), jehož výstup (113) je spojen s výstupní svorkou (01) zapojení, jehož hradlovací vstupní svorka (02) je spojena s vnějším vstupem (112) výstupního obvodu (110).