CS225895B1

CS225895B1 - Zapojení řídicí jednotky procesoru, zejména pro inteligentní terminál

Info

Publication number: CS225895B1
Application number: CS830682A
Authority: CS
Inventors: Jaroslav Ing Bures
Original assignee: Bures Jaroslav
Priority date: 1982-11-19
Filing date: 1982-11-19
Publication date: 1984-03-19

Description

(54) Zapojení řídicí jednotky procesoru, zejména pro inteligentní terminál

Vynález se týká zapojení řídicí jednotky procesoru, zejména pro inteligentní terminál.

Řídicí jednotka procesoru koordinuje činnost všech částí procesoru. Jsou známa zapojení řídicí jednotky procesoru s řídicím obvodem mikroprogramu. Jejich nevýhodou je, že jsou nadměrně složitá, nebo nemají dostatečné funkční vlastnosti. Tak například nemohou nastavovat stavové registry řídicího obvodu mikroprogramu na základě signálů o přerušení, o dekadickém přenosu, o stavu řadiče vstupu a výstupu a dalších signálů. Kódy instrukcí jsou oms zené, neumožňují využívání času paměťového cyklu.

Uvedené nevýhody odstraňuje zapojení řídicí, jednotky procesoru, zejména pro inteligentní terminál podle vynálezu, jehož podstatou je, že první vstup adresy sloupce mikroprogramu řídicího obvodu mikroprogramu je připojen na první adresovací vstup přvní až šesté programovatelné paměti typu ROM a přes devátý odpor na kladný pól zdroje elektrické energie, druhý výstup adresy sloupce mikroprogramu řídicího obvodu mikroprogramu je připojen na druhý adresovací vstup první až šesté programovatelné paměti typu ROM a přes osmý odpor na kladný pól zdroje elektrické energie, třetí výstup adresy sloupce mikroprogramu řídicího obvodu mikroprogramu je připojen ne třetí adresovací vstup první až šesté programovatelné paměti typu ROM a přes sedmý odpor na kladný pól zdroje elektrické energie, čtvrtý výstup adresy sloupce mikroprogramu řídicího obvodu mikroprogramu je připojen na čtvrtý adresovací vstup první až šesté programovatelné paměti typu ROM a přes šestý odpor na kladný pól zdroje elektrické energie, první výstup adresy řady mikroprogramu řídicího obvodu mikroprogramu

Vje připojen na pátý adresovací vstup první až šesté programovatelné paměti typu ROM a přes pátý odpor na kladný pól zdroje elektrické energie, druhý výstup adresy řady mikroprogramu řídicího obvodu mikroprogramu je připojen na šestý adresovací vstup první ež Šesté progra225895

225S95 movatelné paměti typu ROM a přes čtvrtý odpor na kladný pól zdroje elektrické energie, třetí výstup adresy řady mikroprogramu řídicího obvodu mikroprogramu je připojen na sedmý adresovací vstup první až ěeaté programovatelné paměti typu ROM a přes třetí odpor na kladný pól zdroje elektrické energie, čtvrtý výstup adresy řady mikroprogramu řídicího obvodu mikroprogramu je připojen na osmý adresovací vstup první až šesté programovatelné paměti typu ROM a přes druhý odpor na kladný pól zdroje elektrické energie, pátý výstup adresy řady mikroprogramu řídicího obvodu mikroprogramu je připojen na devátý vstup první až šesté programovatelné paměti typu ROM a přes první odpor na kladný pól zdroje elektrické energie, výstup stavové logiky řídicího obodu mikroprogramu je připojen přes jedenáctý odpor na kladný pól zdroje elektrické energie a tvoří současně třicétý devátý výstup zapojení, první datový výstup první programovatelné paměti typu ROM je připojen na první vstup pro funkci řídící výběr následující adresy řídicího obvodu mikroprogramu, druhý datový výstup první programovatelná paměti typu ROM je připdjen na druhý výstup pro funkci řídící výběr následujícíadresy řídicího obvodu mikroprogramu, třetí datový výstup první programovatelná paměti typu ROM je připojen na třetí vstup pro funkci řídicí výběr následující adresy řídicího obvodu mikroprogramu, čtvrtý datový výstup první programovatelné paměti typu ROM je připojen na čtvrtý vstup pro funkci řídicí výběr následující adresy řídicího obvodu mikroprogramu, pátý datový výstup první programovatelné paměti typu ROM je připojen na pátý vstup pro funkci řídící výběr následující adresy řídicího obvodu mikroprogramu, šestý datový výstup první programovatelné paměti typu ROM je připojen na šestý vstup pro funkci řídící výběr následující adresy řídicího obvodu mikroprogramu, sedmý datový výstup první programovatelné paměti typu ROM je připojen na sedmý vstup pro funkci řídicí výběr následující adresy řídicího obvodu mikroprogramu, osmý datový výstup prvni programovatelné paměti typu ROM je připojen na čtvrtý vstup druhého čtyřvstupováho obvodu typu negace logického součinu, první datový výstup druhé programovatelné paměti typu ROM je připojen na první vstup řídicí stavové logiky řídicího obvodu mikroprogramu, druhý datový výstup druhé programovatelné paměti typu ROM je připojen na druhý vstup řídicí stavové logiky řídicího obvodu mikroprogramu, třetí datový výstup druhé programovatelné paměti typu ROM je připojen na třetí vstup řídicí stavóvé logiky řídicího obvodu mikroprogramu, čtvrtý datový výstup druhé programovatelné paměti typu ROM je připojen na čtvrtý vytup řídicí stavové logiky řídicího obvodu mikroprogramu, pátý datový výstup druhá programovatelné paměti typu ROM, je připojen na druhý vstup prvního dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na hodinový vstup čtyřnásobného dvouvstupového multiplexoru s pamětí, šestý datový výstup druhé programovatelné paměti typu ROM je připojen na vstup pro výběr slova čtyřnásobného dvouvstupového multiplexoru pamětí, sedmý datový výstup druhé programovatelné paměti typu ROM je připojen na nastavovací vstup třetího klopného obvodu typu D a na první vstup druhého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na první a druhý vstup prvního čtyřvstupováho obvodu typu negace logického součinu a na třetí vstup druhého čtyřvstupováho obvodu typu negace logického součinu, osmý datový výstup druhé programovatelná paměti typu ROM tvoři současně šestý výstup zapojení, první datový výstup třetí programovatelné paměti typu ROM je připojen na první adresovací vstup osmikanálového multiplexoru, druhý datový výstup třetí programovatelné paměti typu ROM je připojen na druhý adresovací vstup osmikanálového multiplexoru, třetí datový výstup třetí programovatelné paměti typu ROM je připojen na třetí adresovací vstup osmikanálového multiplexoru, čtvrtý datový výstup třetí programovatelné paměti typu ROM je připojen na první vstup čtvrtého dvouvstupového obvodu typu negace logického součinu, jehož výstup tvoří současně čtvrtý výstup zapojení, pátý datový výstup třetí programovatelné paměti typu ROM tvoří současně patnáctý výstup zapojení, šestý výstup třetí programovatelná paměti typu ROM tvoří současné dvanáctý výstup zapojení, sedmý datový výstup třetí programovatelné paměti typu ROM tvoří současně jedenáctý výstup zapojení, první datový výstup čtvrté programovatelné paměti typu ROM tvoří současně šestnáctý výstup zapojení, druhý datový výstup čtvrté programovatelné paměti typu ROM tvoří současně sedmnáctý výstup zapojení, třetí datový výstup čtvrté programovatelné paměti typu ROM tvoří současná osmnáctý výstup zapojení, čtvrtý datový výstup čtvrté programovatelné paměti typu ROM tvoří současně devatenáctý výstup zapojení, pátý datový výstup čtvrté programovatelné paměti typu ROM tvoří současně dvacátý výstup zapojení, šestý datový výstup čtvrté programovatelné paměti typu ROM tvoří současně dvacátý první výstup zapojení, sedmý datový výstup čtvrté programovatelné paměti typu ROM tvoří současně dvacátý druhý výstup zapojení, osmý datový výstup čtvrté programovatelné paměti typu ROM tvoří současně dvacátý třetí výstup zapojení, první datový výstup páté programovatelné paměti typu ROM tvoří současně dvacátý čtvrtý výstup zapojení, druhý datový výstup páté programovatelné paměti typu ROM tvoří současně dvacátý pátý výstup zapojení, třetí datový výstup páté programovatelné paměti typu ROM tvoři současně dvacátý Šestý výstup zapojení, čtvrtý datový výstup páté programovatelné paměti typu ROM tvoří současně dvacátý sedmý výstup zapojení, pátý datový výstup páté programovatelné paměti typu ROM tvoří současně dvacátý osmý výstup zapojení, Šestý datový výstup páté programovatelné paměti typu ROM tvoří současně dvacátý devátý výstup zapojení, sedmý datový výstup páté programovatelné paměti typu ROM tvoří současně třicátý výstup zapojení, osmý datový výstup páté programovatelné paměti typu ROM tvoří současně třicátý první výstup zapojení, první datový výstup Šesté programovatelné paměti typu ROM tvoří současně třicátý druhý výstup zapojení, druhý datový výstup Šesté programovatelné paměti typu ROM tvoří současně třicátý třetí výstup zapojení, třetí datový výstup Šesté programovatelné paměti typu ROM tvoří současně třicátý čtvrtý výstup zapojení, čtvrtý datový výstup Šesté programovatelné paměti typu ROM tvoři současně třicátý pátý výstup zapojení, pátý datový výstup Šesté programovatelné paměti typu ROM tvoří současně třicátý Šestý výstup zapojení, šestý datový výstup Šesté programovatelné paměti typu ROM tvoří současně třicátý sedmý výstup zapojení, sedmý datový výstup Šesté programovatelné paměti typu ROM tvoří současně třicátý osmý výstup zapojení, osmý datový výstup Šesté programovatelné paměti typu ROM tvoří současně desátý výstup zapojení, první a druhý vstup pro výběr obvodu první až šesté progra movatelné paměti typu ROM jsou připojeny na kladný pól zdroje elektrické energie, třetí a čtvrtý vstup pro výběr obvodu první až Šesté programovatelné paměti typu ROM jsou připojeny na nulový potenciál, zoanici vstup první až Šesté programovatelné paměti typu ROM je připojen na nulový potenciál,^- napájecí vstup první až Šesté programovatelné paměti typu ROM je připojen na kladný pól zdroje elektrické energie, jedničkový výstup osmikanálového multiplexoru je,-připojen na vstup stavové logiky řídicího obvodu mikroprogramu, zemnicí vstup řídicího obvodu mikroprogramu je připojen na nulový potenciál, napájecí vstup řídicího obvodu mikroprogramu je připojen na kladný pól zdroje elektrické energie, vstup vybavení adresy řádku mikroprogramu řídicího obvodu mikroprogramu je připojen přes desátý odpor na kladný pól zdroje elektrické energie, vstup vybavení načtení adresy mikroprogramu je připojen na nulový potenciál, výstup prvního čtyřvslupového obvodu typu negace logického součinu je připojen na hodinový vstup čtvrtého klopného obvodu typu S a na hodinový vstup řídicího obvodu mikroprogramu,'první vstup sekundární instrukční sběrnice řídícího obvodu mikroprogramu tvoří současně třetí vstup zapojení, druhý vstup sekundární instrukční sběrnice řídicího obvodu mikroprogramu tvoří současně čtvrtý vstup zapojení, třetí vstup sekundární instrukční sběrnice řídicího obvodu mikroprogramu tvoří současně pátý vstup zapojení, čtvrtý vstup sekundární instrukční sběrnice řídicího obvodu mikroprogramu tvoří současně ěestý vstup zapojení, jedničkový výstup čtvrtého klopného obvodu typu D je připojen na vybavovací vstup řídicího obvodu mikroprogramu, výstup prvního multiplexoru čtyřnásobného multiplexoru s pamětí je připojen na první vstup primární instrukční sběrnice řídicího obvodu mikroprogramu, výstup druhého multiplexoru čtyřnásobného dvouvstupového multiplexoru s pamětí je připojen na druhý vstůp primární instrukční sběrnice řídicího obvodu mikroprogramu, výstup třetího multiplexoru čtyřnásobného dvouvstupového multiplexoru s pamětí je připojen na třetí vstup primární instrukční sběrnice řídicího obvodu mikroprogramu, výstup čtvrtého multiplexoru čtyřnásobného dvouvstupového multiplexoru s pamětí je připojen na čtvrtý vstup primární instrukční sběrnice řídicího obvodu mikroprogramu, zemnicí vstup čtyřnásobného dvouvstupového multiplexoru s pamětí je připojen na nulový potenciál, napájecí vstup čtyřnásobného dvouvstupového multiplexoru s pamětí je připojen na kladný pól zdroje elektrické energie, první vstup prvního multiplexoru čtyřnásobného dvouvstupového multiplexoru s pamětí tvoří současně sedmý vstup zapojení, druhý vstup prvního multiplexoru čtyřnásobného dvouvstupového multiplexoru s pamětí tvoří současně jedenáctý vstup zapojení, první vstup druhého multiplexoru čtyřnásobného dvouvstupového multiplexoru s pamětí tvoří současně osmý vstup zapojení, druhý vstup druhého multiplexoru čtyřnásobného dvouvstupového multiplexoru s pamětí tvoří současně dvanáctý vstup zapojení, první vstup třetího multiplexoru čtyřnásobného dvouvstupového multiplexoru s pamětí tvoří současně devátý vstup zapojení, druhý vstup třetího multiplexoru čtyřnásobného dvouvatupového multiplexoru s pamětí tvoří současné třináctý vstup zapojení, první vstup čtvrtého multiplexoru čtyřnásobného dvouvstupového multiplexoru s pamétí je připojen na osmý datový vstup osmlkenálového multiplexoru a tvoří současně desátý vstup zapojení, druhý vstup čtvrté ho multiplexoru čtyřnásobného dvouvstupového multiplexoru a pamětí tvoří současně čtrnáctý vstup zapojení, napájecí vstup osmikanálováho multiplexoru je připojen na kladný pól zdroje elektrické energie, zemnicí vstup osmlkenálového multiplexoru je připojen na nulový potenciál, vybavovací vstup osmikanálováho multiplexoru je připojen ne nulový potenciál, první datový vstup osmikanálováho multiplexoru tvoří současně dvacátý první vstup zapojení, druhý datový vstup osmlkenálového multiplexoru tvoří současně dvacátý vstup zapojení, třetí datový vstup osmikanálováho multiplexoru tvoří současně devatenáctý vstup zapojení, datový vstup pátého klopného obvodu typu D tvoří současně osmnáctý vstup zapojení, jedničkový výstup pátého klopného obvodu typu D je připojen na čtvrtý datový vstup osmikanálováho multiplexoru, datový vstup šestého klopného obvodu typu D je připojen jednak přes šestnáctý odpor na kladný pól zdroje elektrické energie, Jednak přes sedmnáctý odpor na nulový potenciál a tvoří současně sedmnáctý vstup zapojení, jedničkový výstup šestého klopného obíodu D je připojen na pátý datový vstup osmikanálováho multiplexoru, datový vstup sedmého klopného obvodu typu D je připojen jednak přes osmnáctý odpor na kladný pól zdroje elektrické energie, jednak přes devatenáctý odpor na nulový potenciál a tvoří současně první vstup zapojení, jedničkový výstup sedmého klopného obvodu typu D je připojen na ěestý datový vstup oamikanálového multiplexoru, datový vstup osmého klopného obvodu typu D Je připojen jednak přes dvacátý odpor na kladný pól zdroje elektrické energie, jednak přes dvacátý první odpor na nulový potenciál a tvoří současně druhý vstup zapojení, jedničkový výstup osmého klopného obvodu typu D je připojen na sedmý datový vstup osmikanálováho multiplexoru, výstup oscilátoru je připojen na hodinový vstup prvního klopného obvodu typu D, na hodinový vstup prvního klopného obvodu typu J-K, na hodinový vstup druhého klopného obvodu typu J-K, na čtvrtý vstup prvního čtyřvstupového obvodu typu negace logického součinu a na první vstup druhého čtyřvstupového obvodu typu negace logického součinu, jehož výstup tvoři současně devátý výstup zapojení, jedničkový výatup prvního klopného obvodu typu D je připojen na tauhý vstup čtvrtého dvouvstupového obvodu typu negace logického součinu, na hodinový vstup druhého klopného obvodu typu D a tvoří současně čtrnáctý výstup zapojení, nulový výstup prvního klopného obvodu typu D a Je připojen přes čtvrtý invertor na hodinový vstup pátého až osmého klopného obvodu typu D a tvoří současně třetí výstup zapojení, Jedničkový výstup prvního klopného obvodu typu J-K je připojen na nulovací vstup prvního klopného obvodu typu D, na vstup pro nastavení do logické jedničky druhého klopného obvodu typu J-K a tvoří současně první výstup zapojení, nulový výstup klopného obvodu typu J-K je připojen na vstup pro nastavení do logické nuly druhého klopného obvodu typu J-K a na druhý vstup třetího dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen ne vstup prvního invertoru, výstup prvního invertoru je připojen na třetí vstup prvního čtyřvstupového obvodu typu negace logického součinu a na druhý vstup druhého čtyřvstupového obvodu typu negace_tlogického součinu, jedničkový výstup druhého klopného obvodu typu J-K je připojen na vstup pro nastavení do logické nuly prvního klopného obvodu J-K, na hodinový vstup třetího klopného obvodu typu D, na první vstup prvního a třetího dvouvatupového obvodu typu negace logického součinu a tvoří současně druhý výstup zapojení, nulový výstup druhého klopného obvodu typu J-K je připojen na vstup pro naatevní do logické jedničky prvního klopného obvodu typu J-K a tvoří současně třináctý výstup zapojení, datový vstup druhého klopného obvodu typu D tvoří současně patnáctý vstup zapojení, jedničkový výstup druhého klopného obvodu typu D je připojen ne datový vstup třetího klopného obvodu typu D, jehož jedničkový výatup je připojen na druhý vstup druhého dvouvstupového obvodu typu negace logického součinu a tvoří současně pátý výstup zapojení, přepínací kontakt přepínače je připojen na nulový potenciál, rozpínací strana přepínacího kontaktu je připjana na první vstup pátého dvouvstupového obvodu typu negace logického součinu a přes dvanáctý odpor na kladný pól zdroje elektrické energie, zapínací strana přepínacího kontaktu je připojena na druhý vstup ěestého dvouvstupového obvodu typu negace logického součinu a přes třináctý odpor na kladný pól zdroje elektrické energie, výstup Šestého dvouvstupového obvodu typu negace logic kého součinu je připojen na druhý vstup pátého dvouvstupového obvodu typu negace logického součinu, jehož výstup Je připojen ua první vstup ěestého dvouvstupového obvodu typu negace logického součinu a přes druhý invertor na první a druhý spouštěcí vstup monostabilního klopného obvodu se Schmittovým klopným obvodem, třetí spouštěcí vstup monostabilního klopného obvodu se Schmittovým klopným obvodem je připojen přes čtrnáctý odpor na kladný pól zdroje elektrické energie a tvoří současně šestnáctý vstup zapojení, mezi vstup pro externí kapacitu a vstup pro externí odpor a kapacitu monostabilního klopného obvodu se Schmittovým klopným obvodem je připojen první kondenzátor, mezi vstup pro externí odpor a.kapacitu a vstup pro externí odpor monostabilního klopného obvodu se Schmittovým klopným obvodem je připojen patnáctý odpor, nulový výstup monostabilního klopného obvodu se Schmittovým klopným obvodem je připojen na vstup třetího invertoru, na datový vstup čtvrtého klopného obvodu typu D a tvoří současně osmý výstup zapojení, výstup třetího invertoru tvoří současně sedmý výstup zapojení.

Výhodou zapojení řídicí jednotky procesoru, zejména pro inteligentní terminál je jeho celkové zjednddušení za současného zvýšení výkonových parametrů, zejména rozšíření adresace hlavní paměti, lepší využití stavových registrů, zjednodušení obsluhy přerušení, rozšíření instrukční sběrnice e řízení hlavní paměti, které umožní využívání času paměťového cyklu k provádění pomocných operací procesoru.

Příklad zapojení řídicí jednotky procesoru, zejména pro inteligentní terminál, podle vynálezu je znázorněn na připojených výkresech, na nichž obr. 1 představuje blokové schéma zapojení procesoru, obr. 2a až 2d schéma řídicí jednotky procesoru, obr. 3 časový diagram mikroinstrukce v programovatelné paměti typu ROM a obr. 4 časový diagram časového zdroje.

Začlenění řídicí jednotky ŘJP procesoru do celého procesorového systému je zřejmé z obr. 1. Řídicí jednotka ŘJP procesoru je spojena s monitorem MOK pomocí signálů RPD1, jež představují signály pro krokování hlavního programu, RPD2. znamenající vstupní signál pro přepnutí do režimu zápis nebo čtení z monitoru MOK. S hlavní pamětí HP je řídicí jednotka ŘJP procesoru spojena pomocí signálů M3 až M14. jež představují instrukční kód, přicházející z hlavní paměti HP. TA. TB. TC. jež znamenají časové signály pro řízeni paměťového cyklu, BASE, který představuje signál pro řízení báze hlavní paměti HP, STARTP pro start paměťového cyklu, Z/C pro přepínání hlavní paměti HP do režimu zápis nebo čtení, BUSE pro zpětné hlášeni z paměti o stavu obsazeno.

S napájecím zdrojem HZ je řídicí jednotka ŘJP procesoru spojena pomocí signálu OK, představujícího vstupní signál připravenosti zdroje. Spojení se vstupními a výstupními adaptory VVA je uskutečněno pomocí signálů NUL pro nulování vstupních a výstupních adaptorů VVA. DMAF představujícího vstupní signál připravenosti rychlého kanálu. Ke spojení řídicí jednotky ŘJP procesoru s řadičem ŘVV vstupu e výstupu slo,uží signály NUL pro nulování řadiče ŘVV vstupu a výstupu KT, ΖΣ, KJ, představující řídicí signály ve formátu DEC, DEC pro přepínání formátu signálů KK, CS pro otevírání třístavových budičů sběrnic vstupu a výstupu, INP pro přepínání směru vstupní a výstupní sběrnice, TB. TC, znamenající časový signál pro řadič ŘVV vstupu a výstupu, OUT pro přepis dat do vstupního a výstupního registru, PSER pro přerušení, IGF pro stav řadiče ŘVV vstupu a výstupu.

Spojení s aritmetickou a logickou jednotkou ALJ je provedeno pomocí signálů DEC pro přepnutí aritmetické a logické jednotky ALJ do režimu přímého dekadického sčítání, KO až K15. znamenajících konstanty nebo řídicí signály ve formátu DEC, TB pro řízeni dekadických operací FO až F6. znamenajících řídicí signály pro aritmetickou a logickou jednotku ALJ. DCF. představujících vstup dekadického přenosu, MĚ, představujících vstup binárního přenosu, FO, představujících výstup stavových registrů a CLK2 jako hodinových signálů pro aritmetickou a logickou jednotku ALJ.

Zapojení řídicí jednotky ŘJP procesoru (obr. 2a až 2d) obsahuje řídicí obvod ŘMP mikroprogramu, paměl mikroprogramu, sestávající z Šesti programovatelných pamětí PPI až PP6 typu ROM, multiplexor stavů, sestávající z osmikanálového multiplexoru OM. paměl stavů, sestávající z pátého až osmého klopného obvodu KD5 až KD8 typu D, multiplexor instrukční sběrnice, sestávající z prvního dvouvstupového obvodu ND1 typu negace logického soůčinu a že čtyřnásobného multiplexoru ČMP s pamětí, obvod řízení báze, sestávající z prvního klopného obvodu KP1 typu D a ze čtvrtého dvouvstupového obvodu_ND£ typu D, časový zdroj, sestávající z pátého až sedmého invertoru IN5 ~až IN7. z prvního a druhého klopného obvodu KJK1 a KJK2 typu J-K a z prvního e druhého čtyřvetupového obvodu NC1 a NC2 typu negace logického součinu, obvod řízení paměti, sestávající z druhého a třetího klopného obvodu KD2 a KD3. z druhého a třetího dvouvstupového obvodu ND2 a ND3 typu negace logického součinu a z prvního invertoru INI. startovací obvod, sestávající z monostabilního klopného obvodu KM 49 Schmittovým klopným obvodem, ze čtvrtého klopného obvodu KD4 typu D, z druhého a třetího invertoru IN2. IN3. z pátého a Šestého dvouvstupového obvodu ND5. ND6 typu negace logického součinu a z přepínače RESTART.

První výstup 751 adresy sloupce mikroprogramu řídicího obvodu ČMP mikroprogramu je připojen na první adresovací vstup 101. 201. 301 . 401 . 501 . 601 první až Šesté programovatelné paměti PPI až PP6 typu ROM a f>řes devátý odpor R9 ne kladný pól + neznázorněného zdroje elektrické energie. Druhý výstup 752 adresy sloupce mikroprogramu řídicího obvodu ČMP mikroprogramu je připojen na druhý adresovací vstup 102. 202. 302402. 502. 602 první až Šesté programovatelné paměti PP1 až PP6 typu ROM a přes osmý odpor R8 na kladný pól + zdroje elektrické energie. Třetí výstup 753 adresy sloupce mikroprogramu řídicího obvodu ČMP mikroprogramu Je připojen na třetí adresovací vstup 103. 203. 303. 403. 503. 603 první až Šesté programovatelné paměti PPI až PP6 typu ROM a přes sedmý odpor R7 na kladný pól + zdroje elektrické energie.

čtvrtý výstup 754 adresy sloupce mikroprogramu řídicího obvodu ČMP mikroprogramu je připojen na čtvrt# adresovací vstup 104. 204. 304. 404. 504. 604 první až Šesté programovatelné paměti PPI až PP6 typu ROM a přes Šestý odpor R6 na kladný pól + zdroje elektrické energie. První výstup 755 adresy řady mikroprogramu řídicího obvodu fiMP mikroprogramu je připojen na pátý adresovací vstup 105. 205. 305. 405. 505. 605 první až Šesté programovatelné pamSti PP1 až PP6 typu ROH a přes pátý odpor R5 na kladný pól + zdroje elektrické energie. Druhý výstup 756 řady mikroprogramu řídicího obvodu ČMP mikroprogramu je připojen na Šestý adresovací vstup 106. 206. 306. 406. 506. 606 první až Šesté programovatelné pamSti PP1 až PP6 typu ROM a přes čtvrtý odpor R4 na kladný pól + zdroje elektrické energie. Třetí výstup 757 adresy řady mikroprogramu řídicího obvodu ČMP mikroprogramu je připojen na sedmý adresovací vstup 107. 207. 307. 407. 507. 607 první až Šesté programovatelné paměti PPI až PP6 typu ROM á přes třetí odpor R3 na kladný jkól + zdroje elektrické energie.

čtvrtý výstup 758 adresy řady mikroprogramu řídicího obvodu ČMP mikroprogramu je připojen na osný adresovací vstup 108. 208. 308. 408. 508. 608 první až Šesté programovatelné paměti PP1 až PP6 typu ROM a přes druhý odpor R2 na kladný pól + zdroje elektrické energie. Pátý výstup 759 adresy řady mikroprogramu řídicího obvodu ČMP mikroprogramu je připojen na devátý vstup 109. 209. 309. 409. 509. 609 první až Šesté programovatelné paměti PP1 až PP6 typu ROM a přes první odpor R1 na kladný pól + zdroje élektrické energie. Výstup 760 stBvové logiky řídicího obvodu ČMP mikroprogramu pro signál To je připojen přes jedenáctý odpor R11 na kladný pól + zdroje elektrické energie a tvoří současně třicátý devátý výstpp 039 zapojení pro připojení na aritmetickou a logickou jednotku ALJ. První datový výstup 151 první programovatelné paměti PP1 typu ROM pro signál ACO je připojen na první vstup 70.1, pro funkci řídící výběr následující adresy řídicího obvodu ČMP mikroprogramu.

Druhý datový výstup 152 první programovatelné paměti PPI typu ROM pro signál AC1 je připojen na druhý vstup 702 pro funkci řídící výběr následující adresy řídicího obvodu ČMP mikroprogramu. Třetí datový výstup 153 první programovatelné paměti PPI typu ROM pro signál AC2 je připojen na třetí vstup 703 pro funkci řídící výběr následující adresy řídicího obvodu ČMP mikroprogramu, čtvrtý datový výstup 154 první programovatelné paměti PPI typu ROM pro signál AC3 je připojen na čtvrtý vstup 704 pro funkci řídící výběr následující adresy řídicího obvodu ŽMP mikroprogramu. Pátý datový výstup 155 první programovatelné paměti PP1 typu ROM pro signál AC4 je připojen na pátý vstup 705 pro funkci řídicí výběr následující adresy řídicího obvodu 705 pro funkci řídící výběr následující adresy řídicího obvodu ŘMP mikroprogramu, šestý datový výstup 156 první programovatelné paměti PPI typu ROM pro signál AC5 je připojen fta Šestý vstup 706 pro funkci řídící výběr následující adresy řídicího obvodu ŽMP mikroprogramu.

Sedmý datový výstup 1 57 první programovatelné paměti PPI typu ROM pro signál AC6 je připojen na sedmý vstup 707 pro funkci řídící výběr následující adresy řídicího obVodu ŘMP mikroprogramu. Osmý datový výstup 158 první programovatelné paměti PP1 typu ROM pro signál IHG je připojen na čtvrtý vstup druhého čtyřvstupového obvodu NG2 typu negace logického součinu. První datový výstup 251 druhé programovatelné paměti PP2 typu ROM pro signál FCO je připojen na první vstup 708 řídicí stavové logiky řídicího obvodu ŘMP mikroprogramu. Druhý datový výstup 252 druhé programovatelné paměti FP2 typu ROM pro signál FG1 je připojen na druhý vstup 709 řídicí stavové logiky řídicího obvodu ŘMP mikroprogramu.

Třetí datový výstup 253 druhé programovatelné paměti PP2 typu ROM pro signál FC2 je připojen na třetí vstup 710 řídicí stavové logiky řídicího obvodu ŘMP mikroprogramu, čtvrtý datový výstup 254 druhé programovatelné paměti PP2 typu ROM pro signál FC3 jerpřipojen na čtvrtý vstup 711 řídicí stavové logiky řídicího obvodu íilíP mikroprogramu. Pátý datový výstup 255 druhé programovatelné paměti PP2 typu ROM pro signál SETPX je připojen na druhý vstup prvního dvouvstupového obvodu ND1 typu negace logického součinu, jehož výstup je připojen ha hodinový vstup 310 čtyřnásobného dvouvstupového multiplexoru ČMP s pamětí.

šestý datový výstup 256 druhé programovatelné pamětí PF2 typu ROM pro signál Ml 1-14 je připojen na vstup JLEL2, P^ro výběr slova čtyřnásobného dvouvstupového multiplexoru ČMP s pamětí. Sedmý datový výstup 257 druhé programovatelné paměti PP2 typu ROM pro signál STAR je připojen na nastavovací vstup 53 třetího klopného obvodu KD3 typu D a na první vstup druhého dvouvstupového obvodu ND2 typu negace logického součinu, jehož výstup je připojen na první a druhý vstup prvního čtyřvstupového obvodu NO1 typu negace logického součinu a na třetí vstup druhého čtyřvstupového obvodu NC2 typu negace logického součinu.

Osmý datový výstup 258 druhé programovatelné paměti PP2 typu ROM pro signál Z/C tvoří současně ěestý výstup 06 zapojení pro připojení na hlavní paměl HP. První datový výstup třetí programovatelné paměti PP3 typu ROM pro signál PO je připojen na první adresovací vstup 901 osmikanálového multiplexoru OM. Druhý datový výstup 352 třetí programovatelné paměti PP3 typu ROM pro signál Pl je připojen na druhý adresovací vstup 902 osmikanálového multiplexoru OM. Třetí datový výstup 353 třetí programovatelné paměti PP3 typu ROM pro signál P2 je připojen na třetí adresovací vstup 903 osmikanálového multiplexoru OM. Čtvrtý datový výstup 354 třetí programovatelné paměti PP3 typu ROM pro sginál BAS je připojen na první vstup čtvrtého dvouvstupového obvodu ND4 typu negace logického součinu, jehftž výstup pro signál BASE tvoří současně čtvrtý výstup 04 zapojení pro připojení na hlavní paměí HP.

Pátý datový výstup 355 třetí programovatelné paměti PP3 typu ROM pro signál OUT tvoří současně patnáctý výstup 015 zapojení pro připojení ns hlavní paměí HP. šestý datový výstup 356 třetí programovatelné paměti PP3 typu ROM pro signál INP tvoří současně dvanáctý výstup 012 zapojení pro připojení na řadič ŘVV vstupu a výstupu. Sedmý datový výstup 357 třetí programovatelné paměti PP3 typu ROM pro signál CS tvoří současně jedenáctý výstup 011 zapojení pro připojení na řadič ŘVV vstupu a výstupu.

První datový výstup 451 čtvrté programovatelné paměti PP4 typu ROM pro signál KO tvoří současně šestnáctý výstup 016 zapojení pro připojení na aritmetickou a logickou jednotku AU. Druhý datový výstup 452 čtvrté programovatelné paměti PP4 typu ROM pro signál ΚΤ tvoří současně sedmnáctvý výstup 017 zapojení pro připojení ns aritmetickou a logickou jednotku ADJ a na řadič ŽVV vstupu a výstupu. Třetí datový výstup 453 čtvrté programovatelné paměti

PP4 typu ROM pro signál ΚΣ tvoří současně osmnáctý výstup 018 zapojení pro připojení na aritmetickou a logickou jednotku ALJ a na řadič ŘVV vstupu a výstupu. Čtvrtý datový výstup 454 čtvrté progrsamovatelné paměti PP4 typu ROM pro signál Z? tvoři současně devatenáctý výstup 019 zapojení pro připojení na aritmetickou a logickou jednotku AU.

Pátý datový výstup 455 čtvrté programovatelné paměti PP4 typu ROM pro signál ΚΪ tvoří současně dvacátý výstup 020 zapojeni pro připojení na aritmetickou a logickou jednotku AU. Šestý datový výstup 456 čtvrté programovatelné paměti PP4 typu ROM pro signál tvoří současně dvacátý první výstup 021 zapojení pro připojení na aritmetickou a logickou jednotku ALJ a na řadič ŘVV vstupu a výstupu. Sedmý datový výstup 457 čtvrté programovatelné paměti PP4 typu ROM pro signál tvoří současně dvacátý druhý výstup 022 zapojení pro připojení na aritmetickou a logickou jednotku ALJ. Osmý datový výstup 458 čtvrté programovatelné paměti PP4 typu ROM pro signál Z7 tvoří současně dvacátý třetí výstup 023 zapojení pro připojení na aritmetickou a logickou jednotku ALJ.

První datový výstup 551 páté programovatelné paměti PP5 typu ROM pro signál tvoří současně dvacátý čtvrtý výstup 024 zapojení pro připojení na aritmetickou a logickou jednotku AU. Druhý datový výstup 552 páté programovatelné paměti PP5 typu ROM pro signál K9 tvoří současně dvacátý pátý výstup 025 zapojení pro připojení na aritmetickou a logickou jednotku AU. Třetí datový výstup 553 páté programovatelné paměti PP5 typu ROM pro signál 0 tvoří současně dvacátý ěestý výstup 026 zapojení pro připojení na aritmetickou a logickou jednotku, čtvrtý datový výstup 554 páté programovatelné paměti PP5 typu ROM pro signál Kl1 tvoří současně dvacátý sedmý výstup 027 zapojení pro připojení na aritmetickou a logickou jednotku ALJ.

Pátý datový výstup 555 páté programovatelné paměti PP5 typu ROM pro signál Kl2 tvoří současně dvacátý osmý výstup 028 zapojení pro připojení na aritmetickou a logickou jednotku AU. šestý datový výstup 556 páté programovatelné paměti PP5 typu ROM pro signál Kl3 tvoří současně dvacátý devátý výstup 029 zapojení pro připojení na aritmetickou a logickou jednotku ALJ. Sedmý datový výstup 557 páté programovatelné paměti PP5 typu ROM pro signál Kl4 tvoří současně třicátý výstup 030 zapojení pro připojení na aritmetickou a logickou jednotku ALJ. Osmý datový výstup 558 páté programovatelné paměti PP5 typu ROM pro signál Ki í> tvoří současně třicátý první výstup 031 zapojení pro připojení na aritmetickou a logickou jednotku AU.

První datový výstup 651 ěesté programovatelné paměti PP6 typu ROM pro signál FO tvoří současně třicátý druhý výstup 032 zapojení pro připojení na aritmetickou a logickou jednotku AU. Druhý datový výstup 652 ěesté programovatelné paměti PP6 typu ROM pro signál F1 tvoří současně třicátý třetí výstup 033 zapojení pro připojení na aritmetickou a logickou jednotku ALJ. Třetí datový výstup 653 ěesté programovatelné paměti PP6 typu ROM pro signál F2 tvoří současně třicátý čtvrtý výstup 034 zapojení pro připojení na aritmetickou a logickou jednotku AU. čtvrtý datový výstup 654 ěesté programovatelné paměti PP6 typu ROM pro signál F3 tvoří současně třicátý pátý výstup 035 zapojení pro připojení na aritmetickou a logickou jednotku ALJ.

Pátý datový výstup 655 ěesté programovatelné paměti PP6 typu ROM pro signál F4 tvoři současně třicátý ěestý výstup 036 zapojení pro připojení na aritmetickou a logickou jednotku ALJ. šestý datový výstup 656 šesté programovatelné paměti PP6 typu ROH pro signál F5 tvoří současně třicátý sedmý výstup 037 zapojení pro připojení na aritmetickou a logickou jednotku AU. Sedmý datový výstup 657 programovatelné paměti PP6 typu ROM pro signál F6 tvoří současně třicátý osmý výstup 038 zapojení pro připojení na aritmetickou a logickou jednotku ALJ. Osmý- datový výstup 658 ěesté programovatelné paměti PP6 typu ROM pro signál DEC tvoří současně desátý výstup 010 zapojení pro připojení ne aritmetickou a logickou jednotku (V

ALJ a na řadič Rw vstupu a výstupu.

První a druhý vstup 110 a 111. 210 a 211. 310 a 311. 410 a 411. 510 a 511. 610 a 611 pro výběr obvodu první až šesté programovatelné paměti PPI až PP6 typu ROM jsou připojeny na kladný pól + zdroje elektrické energie. Třetí a čtvrtý vstup 112 a 113. 212 a 211, 212 a 211, 112 θ 111, 212 a 111, 612 a 613 pro výběr obvodu první až šesté programovatelné paměti PPI až PP6 typu ROM jsou připojeny na nulový potenciál. Zemnicí vstup 114. 214. 314.

414. 514. 614 první až šesté programovatelné paměti PPI až PP6 typu ROM je připojen na nulový potenciál. Napájecí vstup 115. 215. 315. 415. 515. 615 první až Šesté programovatelné paměti typu PP1 a PP6 typu ROM je připojen na kladný pól + zdroje elektrické energie.

Jedničkový výstup 951 osmikanálového multiplexoru OM pro signál ΤΓ je připojen na vstup 724 stavové logiky řídicího obvodu ŘMP mikroprogramu. Zemnící vstup 726' řídicího obvodu mikroprogramu je připojen na nulový potenciál. Napájecí vstup 725 řídicího obvodu ČMP mikroprogramu je připojen na kladný pól + zdroje elektrické energie. Vstup 723 vybavení adresy řádku mikroprogramu řídicího obvodu ČMP mikroprogramu je připojen přes desátý odpor R10 ůa kladný pól + zdroje elektrické energie. Vstup 722 vybavení načtení adresy mikroprogramu řídicího obvodu ČMP mikroprogramu je připojen na nulový potenciál. Výstup prvního čtyřvstupového obvodu NC1 typu negace logického součinu je připojen na hodinový vstup 57 čtvrtého klopného obvodu KD4 typu D a na hodinový vstup 721 řídicího obvodu ČMP mikroprogramu.

První vstup 717 sekundární instrukční sběrnice řídicího obvodu ČMP mikroprogramu pro signál ET tvoří současně třetí vstup 2 zapojení pro připojení na hlavní paměť HP. Druhý vstup 718 sekundární instrukční sběrnice řídicího obvodu ČMP mikroprogramu pro signál M4 tvoří současně čtvrtý vstup zapojení pro připojení na hlavní paměť HP. Třetí vstup 719 sekundární instrukční sběrnice řídicího obvodu ČMP mikroprogramu pro signál ET tvoří současně pátý vstup 2. zapojení pro připojení na hlavní paměť HP. čtvrtý vstup 720 sekundární instrukční sběrnice řídicího obvodu ČMP mikroprogramu pro signál ET tvoří současně šestý vstup 6, zapojení pro připojení na hlavní paměť HP. Jedničjkový výstup 056 čtvrtého klopného obvodu typu D pro signál EN je připojen na vybavovací vstup 716 řídicího obvodu ČMP mikroprogramu.

Výstup 851 prvního multiplexoru čtyřnásobného dvouvstupového multiplexoru ČMP s pamětí pro signál FX4 je připojen na první vstup 712 primární instrukční sběrnice řídicího obvodu ČMP mikroprogramu. Výstup 852 druhého multiplexoru čtyřnásobného dvouvstupového multiplexoru ČMP s pamětí pro signál PX5 je připojen na druhý vstup 713 primární instrukční sběrnice řídicího obvodu ČMP mikroprogramu. Výstup 853 třetího multiplexoru čtyřnásobného dvouvstupového multiplexoru ČMP s pamětí pro signál PXÓ je připojen na třetí vstup 714 primární instrukční sběrnice řídicího obvodu ČMP mikroprogramu.'Výstup 854 čtvrtého multiplexoru čtyřnásobného dvouvstupového multiplexoru ČMP s pamětí pro signál PX7 je připojen na čtvrtý vstup 715 primární instrukční sběrnice řídicího obvodu ČMP mikroprogramu. Zemnicí vstup 811 čtyřnásobného dvouvstupového multiplexoru ČMP s pamětí je připojen na nulový potenciál.

Napájecí vstup 812 čtyřnásobného dvouvstupového multiplexoru ČMP s pamětí je připojen na kladný pól + zdroje elektrické energie. První vstup 801 prvního multiplexoru čtyřnásobného dvouvstupového multiplexoru ČMP s pamětí pro signál E7 tvoří současně sedmý vstup 1 zapojení pro připojení na hlavní paměť HP. Druhý vstup 802 prvního multiplexoru čtyřnásobného dvouvstupového multiplexoru ČMP s pamětí pro signál M1í tvoří současně jedenáctvý vstup 22 zapojení pro připojení na hlavní paměť HP. První vstup 803 druhého multiplexoru čtyřnásobného dvouvstupového multiplexoru ČMP s pamětí pro signál EE tvoří současně osmý vstup 8^ zapojení pro připojení na hlavní paměť HP.

Druhý vstup 804 druhého multiplexoru čtyřnásobného dvouvstupového multiplexoru ČMP s pamětí pro signál Mlž tvoří současně dvanáctý vstup 12 zapojení pro připojení na hlavní paměť HP, První vstup 805 třetího multiplexoru čtyřnásobného dvouvstupového multiplexoru ČMP s pamětí pro signál E5 tvoří současně devátý vstup 2 zapojení pro připojení na hlavní paměť HP. Druhý vstup 806 třetího multiplexoru čtyřnásobného dvouvstupového multiplexoru ČMP s pamětí pro signál Eli tvoři současně třináctvý vstup 13 zapojení pro připojení na hlavní paměť HP. První vstup 807 čtvrtého multiplexoru čtyřnásobného dvouvstupového multi225895 plexoru ČMP s pamětí pro signál tat'o' je připojen na osmý datový vstup 911 osmikanálového multiplexoru OM a tvoří současně desátý vstup 10 zapojení pro připojeni na hlavní paměl HP.

Druhý vstup. 808 čtvrtého multiplexoru čtyřnásobného dvouvstupového multiplexoru ČMP s pamětí pro signál M14 tvoří současně čtrnáctý vstup 14 zapojení pro připojení na hlavní paměl HP. Napájecí vstup 914 osmikanálového multiplexoru OM je připojen na kladný pól + zdroje elektrické energie. Zemnicí vstup 913 osmikanálového multiplexoru OM je připojen na nulový potenciál. Vybavovací vstup 91 2 osmikanálového multiplexoru OM je připojen na nulový potenciál. První datový vstup 904 osmikanálového multiplexoru OM pro signál řll* tvoří současně dvacátý první vstup 21 zapojení pro připojení na aritmetickou a logickou jednotku ALJ.

Druhý datový vstup 905 osmikanálového multiplexoru OM pro signál DCf tvoří současně dvacátý vstup 20 zapojení pro připojení na aritmetickou a logickou jednotku ALJ. Třetí datový vstup 906 osmikanálového multiplexoru OM pro signál ÍŮÍ¹ tvoří současně devatenáctý vstup 19 zapojení pro připojení na řadič 5VV vstupu a výstupu. Datový vstup 61 pátého klopného obvodu KD5 typu D pro signál PRER,tvoří současně osmnáctý vstup 18 zapojení pro připojení na řadič Sw vstupu a výstupu.

Jedničkový výstup 061 pátého klopného obvodu KD5 typu D pro signál INTF je připojen ne čtvrtý datový vstup 907 osmikanálového multiplexoru OM. Datový vstup 66 Šestého klopného obvodu KD6 typu D pro signál DMAF je připojen jednak přes šestnáctý odpor R16 na kladný pól + zdroje elektrické energie, jednak přes sedmnáctý odpor R17 na nulový potenciál a tvoří současně sedmnáctý vstup 17 zapojení pro připojení na vstupní a výstupní adaptory WA. Jedničkový výstup 066 Šestého klopného obvodu KD6 typu D pro signál DMF je připojen ne pátý datový vstup 908 osmikanálového multiplexoru OM. Datový vstup 71 sedmého klopného obvodu KD7 typu D pro signál RPD1 je připojen Jednak přes osmnáctý odpor R18 na kladný pól + zdroje elektrické energie, jednak přes devatenáctý odpor R19 na nulový potenciál a tvoří současně první vstup J_ zapojení pro připojení na monitor MON.

i

Jedničkový výstup 071 sedmého klopného obvodu KD7 typu D pro signál RPlF je připojen na šestý datový vstup 909 osmikanálového multiplexoru OM. Datový vstup 76 klopného obvodu KD8 typu D pro signál ΊΣΡΕΣ je připojen jednak přes dvacátý odpor R20 na kladný pól + zdroje elektrické energie, jednak přes dvacátý první odpor R21 na nulový potenciál a tvoří současně druhý vstup 2, zapojení pro připojení na monitor MON. Jedničkový výstup 076 osmého klopného obvodu KD8 typu D pro signál RP2F je připojen na sedmý datový vstup 910 osmikanálového multiplexoru OM. Výstup pátého invertoru IN5 je připojen přes druhý kondenzátor C2 na vstup šestého invertoru IN6.

Paralelně k pátému invertoru IN5 je připojen Šestnáctý odpor R16. paralelně k šestému invertoru XN6 je připojen sedmnáctý odpor R17. Mezi vstup pátého invertoru IN5 a výstup Šestého invertoru IN6 je připojen krystal KR. Výstup Šestého invertoru XN6 je připojen na vstup sedmého invertoru IN7. Pátý, Šestý a sedmý invertor IN5. IN6. 1N7. Šestnáctý a sedmnáctý odpor R16. R17. druhý kondenzátor C2 a krystal KR tvoří oscilátor. Výstup sedmého invertoru IN7 tvoří výstup oscilátoru pro signál OSC, který je připojen na hodinový vstup 42 prvního klopného obvodu KD1 typu D, na hodinový vstup 82 prvního klopného obvodu KJK1 typu J-K, na hodinový vstup 87 druhého klopného obvodu KJK2 typu J-K, na čtvrtý vstup prvního čtyřvstupového obvodu NG1_ typu negace logického součinu a na první vstup druhého čtyřvstupového obvodu NC2 typu negace logického součinu, jehož výstup pro signál ÓLfe tvoří současně devátý výstup 09 zapojení pro připojení na aritmetickou a logickou jednotku ALJ.

Jedničkový výstup 041 prvního klopného obvodu KD1 typu D pro signál TC je připojen na druhý vstup čtvrtého dvouvstupového obvodu ND4 typu negace logického součinu, na hodinový vstup 47 druhého klopného obvodu KD2 typu D a tvoří současně čtrnáctý výstup 014 zapojení pro připojení na řadič Rw vstupu a výstupu. Nulový výstup 042. prvního klopného obvodu KD1

1 typu D pro signál TG je připojen přes čtvrtý invertor IN4 na hodinový vstup 62. 67. 72.

pátého až osmého klopného obvodu KD5 až KD8 typu D a tvoří současné třetí výstup 03 zapojení pro připojení na hlavní pamél HP. Jedničkový výstup 081, prvního klppného obvodu KJK1 typu J-K pro signál TA je připojen na nulovací vstup 43 prvního klopného obvodu KD1 typu D, na vstup 86 pro nastavování do logické jedničky druhého klopného obvodu KJK2 typu J-K a tvoří současné první výstup 01 zapojení pro připojení na hlavní paměl HP.

Nulový výstup 082 prvního klopného obvodu KJKL1 typu J-K pro signál TA je připojen na vstup 88 pro nastavení do logické nuly druhého klopného obvodu KJK2 typu J-K a na druhý vstup třetího dvouvstupového obvodu ND3 typu negace logického součinu, jehož výstup je připojen na vstup prvního invertoru 1N1. Výstup prvního invertoru INI pro signál TD je připojen na třetí vstup prvního čtyřvstupového obvodu NG1 typu negace logického součinu a na druhý vstup druhého čtyřvstupového obvodu NC2 negace logického součinu. Jedničkový výstup 086 druhého klopného obvodu KJK2 typu J-K pro signál TB je připojen na vstup 83 pro nastavení do logické nuly prvního klopného obvodu KJK1 typu J-K, na hodinový vstup 52 třetího klopného obvodu KD3. typu D, na první vstup prvního a třetího dvouvstupového obvodu ND1 . ND3 typu negace logického součinu a tvoří současně druhý výstup 02 zapojení pro připojení aa hlavní paměl HP.

Nulový výstup 087 druhého klopného obvodu KJK2 typu J-K pro signál TB je připojen na vstup 81 pro nastavení do logické jedničky prvního klopného obvodu KJK1 typu J-K a tvoří současně třináctý výstup 013 zapojení pro připojení na řadič Kw vstupu a výstupu. Datový vstup 46 druhého klopného obvodu KD2 typu D pro signál BUSY tvoří současně patnáctý vstup 15 zapojení pro připojení na hlavní paměl HP. Jedničkový výstup 046 druhého klopného obvodu KD2 typu D pro signál BSY je připojen na datový vstup 5¹ třetího klopného obvodu KD3 typu D, jehož jedničkový výstup 051 pro signál STARTP je připojen na druhý vstup druhého dvouvstupového obvodu ND2 typu negace logického součinu a tvoři současně pátý výstup 05 zapojení pro připojení na hlavní paměl HP.

Přepínací kontakt k přepínače ÍŘESTARŤ je připojen na nulový potenciál. Rozpínací strana přepínacího kontaktu k pro signál RES1 je připojena na první vstup pátého dvouvstupového obvodu ND5 typu negace logického součinu e přes dvanáctý odpor R12 na kladný pól + zdroje elektrické energie. Zapínací strana přepínacího kontaktu k pro signál RES1 je připojena na druhý vstup Šestého dvouvstupového obvodu ND6 typu negace logického součinu a přes třináctý odpor R13 na kladný pól + zdroje elektrické energie. Výstup šestého dvouvstupového obvodu ND6 typu negace logického součinu je připojen na druhý vstup pátého dvouvstupového obvodu ND5 typu negace logického součinu, jehož výstup je připojen na první vstup šestého dvouvstupového obvodu ND6 typu negace logického součinu a přes druhý invertor IN2 na první a druhý spouštěcí vstup 91 . 92 monostabilního klopného obvodu KM se Sehmittovým klopným obvodem.

Třetí spouštěcí vstup 93 monostabilního klopného obvodu KM se Sehmittovým klopným obvodem pro signál OK je připojen přes čtrnáctý odpor R14 na kladný pól + zdroje elektrické energie a tvoří současně šestnáctý vetup 16 zapojení pro připojení na napájecí zdroj NZ.

Mezi vstup 94 pro externí kapacitu a vstup 95 pro externí odpor a kapacitu monostabilního klopného obvodu KM se Sehmittovým klopným obvodem je připojen první kondenzátor C1. Mezi vstup 95 pro externí odpor a kapacitu e vstup 96 pro externí odpor monostabilního klopného obvodu KM se Sehmittovým klopným obvodem je připojen patnáctý odpor R1 5. Nulový výstup 091 monostabilního klopného obvodu KM se Sehmittovým klopným obvodem pro signál NUL je připojeú na vstup třetího invertoru 1N3. na datový vstup 56 čtvrtého klopného obvodu KD4 typu D a tvoří současně osmý výstup 08 zapojení pro připojení na řadič ŘVV vstupu a výstupu.

Výstup třetího invertoru IN3 pro signál NUL tvoří současně sedmý výstup 07 zapojení pro připojení na vstupní a výstupní adaptory VVA.

V paměti mikroprogramu jsou uloženy mikroprogramy procesoru. Tyto mikroprogramy jsou sestaveny z mikroinstrukcí, jejichž skladba je<znázornšna na obr. 3. Mikroinstrukce má šest polí po osmi bitech. V poli 1 je řízení následující adresy mikroprogramu ACÓ až AC6 a řízení hodinových impulsů IHč pro aritmetickou a logickou jednotku AU. V poli £ je řízení stavová logiky ICO až FC3, řízení instrukční sběrnice SEPTX. Ml 1-14 a řízení hlavní paměti HP Ž/C, START. V poli 3 je ovládání multiplexoru stavů pomocí bitů P2, Pí, PO, řízení adresy báze, řízení výstupu a řízení rychlého kanálu pomocí bitů CS, INP. V poli 4 a 5 je ěestnáctibitová konstanta, která může mít tři funkce, podle jednoho ze tří zvolených formátů mikroinstrukce. Konstanta může znamenat vstupní data pro aritmetickou a logickou jednotku AU. šestnáctibitové řídicí álovo pro řízení vstupu, výstupu a přerušení nebo pomocnou dekadickou konstantu pro dekadické operace v aritmetické a logické jednotce ALJ. Jeden z těchto tří formátů je zvolen pomocí kódu operace FO až F6 a příznakového bitu DEC v poli mikroinstrukce.

Po zapnutí napájecího zdroje NZ začne časový zdroj generovat řídicí časové signály (obr. 4). Startovací obvod vyěle současně signál NUL na základě signálu OK, který indikuje z napájecího zdroje NZ, že všechna potřebná napájecí napětí jsou přítomna. Asynchronní signál NUL je zpracován synchronizačním obvodem EN, takže zahájení první mikrooperace bude probíhat synchronně a časovým zdrojem od okamžiku zadní hrany signálu EN. První mikroinstrukce bude přečtena a nejvyšší adresy paměti mikroprogramu, protože tato adresa se nastaví po dobu aktivního signálu EN na výstupech 751 až 759 řídicího obvodu ŘMP mikroprogramu. Přečtená mikroinstrukce, která je uspořádána podle obr. 3, je na všech datových výstupech paměti mikroprogramu přítomna v čase T3 podle obr. 4. V tomto okamžiku se nastaví multiplexor stavů na základě signálů P2, Pí, PO, což umožní testovat v právě probíhající mikrooperaci jeden z osmi stavů FI, DC, IOF, PRER, DMAF, RPD1, RPD2, M10 a na základě tohoto stavu provést větvení mikroprogramu. Dále se v čase T3 nastaví multiplexor instrukční sběrnice na základě signálů SETPX, Ml 1-14.

Tím je přivedena na instrukční sběrnici PX7 až PX4 čtyřbitová primární instrukce ze dvou různých částí instrukce M14 až Mil nebo Ml 0 až W, přicházející jako data, čtená z hlavní paměti HP. Zvolená primární instrukce je současně uložena do čtyřbitové paměti v multiplexoru instrukční sběrnice, takže větvení mikroprogramu podle zvolené primární instrukce lze provést buS ihned nebo v libovolné následující instrukci. Dále je v čase T3 nastaven obvod řízení paměti pomocí signálu STAR. Je-li požadována operace hlavní paměti HP, je signál STAR ve stavu 1. V tom případě vyšle obvod řízení paměti signál STARTP v čase T4 do hlavní paměti HP.

Tento signál způsobí v paměti HP zahájení paměťového cyklu. Během paměťového cyklu není činnost řídicí jednotky ŘJP procesoru nijak ovlivněna, takže v době čtení nebo zápisu dat do hlavní paměti HP je tato doba využita k provádění dalších mikroinstrukcí, které neoperují s hlavní pamětí HP. Pouze v případě, že v okamžiku zahajování paměťového cyklu je hlavní paměť HP obsazena obnovováním své informace, zastaví obvod pro řízení paměti výstup hodinových impulsů CLK1, ÓLKŽ do doby, až hlavní paměť HP svoji informaci obnoví. Obvod pro řízení paměti zjišťuje obsazenost hlavní paměti HP v okamžiku T4 pomocí vstupního signálu BUSY, jdoucího z hlavní paměti HP. Kromě signálu STARTP je do hlavní paměti HP vysílán signál Z/C pro přepnutí hlavní paměti HP do režimu zápis nebo čtení a časové signály TA, TB, TČ pro řízení paměťového cyklu.

V čase T3 je dále^nastaven obvod řízení báze pomocí signálu BAS. Je-li požadována změna báze hlavní paměti HP. je signál BAS ve stavu 1. V tom případě vyšle obvod řízení báze signál ĎASE v čase T3, T4 do hlavní paměti HP. Tento signál způsobí v hlavní paměti HP změnu báze paměti podle obsahu datové sběrnice, jdou do hlavní paměti HP z aritmetické a logické jednotky AU. Tímto jednoduchým způsobem je adresace hlavní paměti HP prakticky neomezená.

Dále je v čase T3 nastaven signál DEC, který spolu se signály FO až F6 určuje jednu ze tří funkcí konstanty KO;’až K15 podle obr. 3, dále jsou nastaveny signály OUT, INP, CS pro řadič RVV vstupu a výstupu, signály FCO až FC3 pro řízení stavové logiky řídicího obvodu ŘMP mikroprogramu a signály ACO až AC6 pro nastavení následující adresy mikroprogramu.

Z této adresy se přečte nová mikroinstrukce v čase T3 následujícího cyklu řídicí jednotky

ŘJP procesoru a celý proces se opakuje. Přepínač RESTART generuje signály RES1, RESO, které způsobí stejnou činnost, jako zapnutí napájecího zdroje NZ. to je generaci signálu NUL a nový start řídicí jednotky ŘJP procesoru od nejvySSí adresy paměti mikroprogramu.

i.

Zapojení řídicí jednotky procesoru podle vynálezu lze použít ve stolních počítačích a zejména v inteligentních terminálech.

Claims

PŘEDMĚT VYNÁLEZU

Zapojení řídicí jednotky procesoru, zejména pro inteligentní terminál, s řídicím obvodem mikroprogramu, s pamětí mikroprogramu, s Časovým zdrojem, s obvodem řízení paměti, a se startovacím obvodem, vyznačené tím, že první výstup (751) adresy sloupce mikroprogramu řídicího obvodu (ŘMP) mikroprogramu je připojen na první adresovací vstup (101, 201, 301, 401, 501, 601) první až šesté programovatelné paměti (FP1 až PP6) typu ROM a přes devátý odpor (R9) na kladný pól zdroje elektrické energie, druhý výstup (752) adresy sloupce mikroprogramu řídicího obvodu (ŘMP) mikroprogramu je připojen na druhý adresovací vstup (102, 202, 302, 402, 502, 602) první až šesté programovatelné paměti (PP1 až PP6) typu ROM a přes osmý odpor (R8) na kladný pól zdroje elektrické energie, třetí výstup (753) adresy sloupce mikroprogramu řídicího obvodu (ŘMP) mikroprogramu je připojen na třetí adresovací vstup (1C3, 203, 303, 403, 503, 603) první až šesté programovatelné paměti .(PPI až PP6) typu ROM a přes sedmý odpor (R7) na kladný pól zdroje elektrické energie,' čtvrtý výstup (754) adresy'sloupce mikroprogramu řídicího obvodu (ŘMP) mikroprogramu je připojen na čtvrtý adresovací vstup (104, 204, 304, 404, 504, 604) první až šesté programovatelné paměti (PP1 až PP6) typu ROM a přes šestý odpor (R6) na kladný pól zdroje elektrické energie, první výstup (755) adresy řady mikroprogramu řídicího obvodu (ŘMP) mikroprogramu je připojen na pátý adresovací vstup (105, 205, 305, 405, 505, 605) první až šesté programovatelné paměti (PP1 až PP6) typu ROM a přes pátý odpor (R5) na kladný pól zdroje elektrické energie, druhý výstup (756) adresy řady mikroprogramu řídicího obvodu (ŘMP) mikroprogramu je připojen na šestý adresovací vstup (106, 206, 306, 406, 506, 606) první až šesté programovatelné paměti (PP1 až PP6) typu ROM a přes čtvrtý odpor (R4) na kladný pól zdroje elektrické energie, třetí výstup (757) adresy řady mikroprogramu řídicího obvodu (ŘMP) mikroprogramu je připojen na sedmý adresovací vstup (107, 207, 307, 407, 507, 607) první až šesté programovatelné paměti (PP1 až PP6) typu ROM a přes třetí odpor (R3) na kladný pól zdroje elektrické energie, čtvrtý výstup (758) adresy řady mikroprogramu řídicího obvodu (ŘMP) mikroprogramu je připojen na osmý adresovací vstup (108, 208, 308, 408, 508, 608) první až šesté programovatelné paměti (PPI až PP6) typu ROM a přes druhý odpor (R2) na kladný pól zdroje elektrické energie, pátý výstup (759) adresy řady mikroprogramu řídicího obvodu (ŘMP) mikroprogramu je připojen na devátý vstup (109, 209, 309, 409, 509, 609) první až šesté programovatelné paměti (PP1 až PP6) typu ROM a přes první odpor (R1) na kladný pól zdroje elektrické energie,'výstup (760) stavové logiky řídicího obvodu (ŘMP) mikroprogramu je připojen přes jedenáctý odpor (R11) na kladný pól zdroje elektrické energie a tvoří současně třicátý devátý výstup (039) zapojení, první datový výstup (151) první programovatelné paměti (PP1) typu ROM je připojen na první vstup (701) pro funkci řídicí výběr následující adresy řídicího obvodu (ŘMP) mikroprogramu, druhý datový výstup (152) první programovatelné paměti (PP1) typu ROM je připojen na druhý vstup (702) pro funkci řídící výběr následující adresy řídicího obvodu (ŘMP) mikroprogramu, třetí datový výstup (153) první programovatelné paměti (PP1) typu ROM je připojen na třetí vstup (703) pro funkci řídící výběr následující adresy řídicího obvodu (ŘMP) mikroprogramu, čtvrtý datový výstup (.154) první programovatelné paměti (ΡΡΊ) typu ROM je připojen na čtvrtý vstup (704) pro· funkci řídící výběr následující adresy řídicího obvodu (ŘMP) mikroprogramu, pátý da.tový výstup (155) první programovatelné paměti (PP1) typu ROM je připojen na pátý vstup (705) pro funkci řídící výběr následující adresy řídicího obvodu (ŘMP) mikroprogramu, šestý datový vstup (156) první programovatelné paměti (PP1) typu ROM je připojen na šestý vstup (706) pro funkci řídící výběr následující adresy řídicího obvodu (ŘMP) mikroprogramu,’sedmý datový výstup (157) první programovatelné paměti (PP1 ) typu ROM je připojen na sedmý vstup (707) pro funkci řídící výběr následující adresy řídicího obvodu (EMP) mikroprogramu, osmý datový výstup (158) první programovatelné paměti (PP1) typu ROM je připojen na čtvrtý vstup druhého čtyřvstupového obvodu (NC2) typu negace logického součinu, první datový výstup (251) druhé programovatelné paměti (PP2) typu ROM je připojen na první vstup (708) řídicí stavové logiky řídicího obťodu (EMP) mikroprogramu, druhý datový výstup (252) druhé programovatelné paměti (PP2) typu ROM je připojen na druhý vstup (709) řídicí stavové logiky řídicího obvodu (EMP) mikroprogramu, třetí datový výstup (253) druhé programovatelné paměti (PP2) typu ROM je připojen na třetí vstup (710) řídicí stavové logiky řídicího obvodu (EMP) mikroprogramu, čtvrtý datový výstup (254) druhé programovatelné paměti (PP2) typu ROM je připojen na čtvrtý vstup (711) řídicí stavové logiky řídicího obvodu (EMP) mikroprogramu, pátý datový výstup (255) druhé programovatelné paměti (PP2) typu ROM je připojen na druhý vstup prvního dvouvstupového obvodu (ND1) typu negace logického součinu, jehož výstup je připojen na hodinový vstup (810) čtyřnásobného dvouvstupového multiplexoru (ČMP) s pamětí, šestý datový výstup (256) druhé programovatelné paměti (PP2) typu ROM je připojen na vstup (809) pro výběr slova čtyřnásobného dvouvstupového multiplexoru (SMP) s pamětí, sedmý datový výstup (257) druhé programovatelné paměti (PP2) typu ROM je připojen na nastavovací vstup (53) třetího klopného obvodu (KD3) typu D a na první vstup druhého dvouvstupového obvodu (ND2) typu negace logického součinu, jehož výstup je připojen na první a druhý vstup prvního čtyřvstupového obvodu (NC1) typu negace logického součinu a ne třetí vstup druhého čtyřvstupového obvodu (NC2) typu negace logického součinu , osmý datový výstup (258) druhé programovatelné paměti (PP2) typu ROM tvoří současně šestý výstup (06) zapojení, první datový výstup (351) třetí programovatelné paměti (PP3) typu ROM je připojen na první adresovací vstup (901) osmikanélového multiplexoru (OM), druhý datový výstup (352) třetí programovatelné paměti (PP3) typu ROM je připojen na druhý adresovací vstup (902) osmikanélového multiplexoru (OM), třetí datový výstup (353) třetí programovatelné paměti (PP3) typu ROM je připojen na třetí adresovací vstup (903) osmikanélového multiplexoru (OM), čtvrtý datový výstup (354) třetí programovatelné paměti (PP3) typu ROM je připojen na první vstup čtvrtého dvouvstupového obvodu (ND4) typu negace logického součinu, jehož výstup tvoří současně čtvrtý výstup (04) zapojení, pátý datový výstup (355) třetí programovatelné paměti (PP3) typu ROM tvoří současně patnáctý výstup (015) zapojení, šestý výstup (356) třetí programovatelné paměti (PP3) typu ROM tvoří současně dvanáctý výstup (012) zapojení, sedmý datový výstup (357) třetí programovatelné paměti (PP3) typu ROM tvoří současně jedenáctý výstup (011) zapojeni, první datový výstup (451) čtvrté programovatelné paměti ť'PP4) typu ROM tvoří současně šestnáctý vstup (016) zapojení, druhý datový výstup (452) čtvrté programovatelné paměti (PP4) typu ROM tvoří současně sedmnáctý výstup (017) zapojení, třetí datový výstup (453) čtvrté programovatelné paměti (PP4) typu ROM tvoří současně osmnáctý výstup (018) zapojení, čtvrtý datový výstup (454) čtvrté programovatelné paměti (PP4) typu ROM tvoří současně devatenáctý výstup (019) zapojení, pátý datový výstup (455) čtvrté programovatelné paměti (PP4) typu ROM tvoří současně dvacátý výstup (020) zapojení, šestý datový výstup (456) čtvrté programovatelné paměti (PP4) typu ROM tvoří současně dvacátý první výstup (021) zapojení, sedmý datový výstup (457) čtvrté programovatelné paměti (PP4) typu ROM tvoří současně dvacátý druhý výstup (022) zapojení, osmý datový výstup (458) čtvrté programovatelné paměti (PP4) typu ROM tvoří současně dvacátý třetí výstup (023) zapojení, první datový výstup (551) páté programovatelné peměti (PP5) typu ROM tvoří současně dvacátý čtvrtý výstup (024) zapojení, druhý datový výstup (552) páté programovatelné paměti (PP5) typu ROM tvoří současně dvacátý pátý výstup (025) zapojení, třetí datový výstup (553) páté programovatelné paměti (ΓΡ5) typu ROM tvoří současně dvacátý šestý výstup (026) zapojení, čtvrtý datový výstup (554) páté programovatelné paměti (PP5) typu ROM tvoří současně dvacátý sedmý výstup (027) zapojení, pátý datový výstup (555) páté programovatelné paměti (PP5) typu ROM tvoří současně dvecátý osmý výstup (028) zapojení, ěestý datový výstup (556) páté programovatelné paměti (PP5) typu ROM tvoří současně dvacátý devátý výstup (029) zapojení, sedmý datový výstup (557) páté programovatelné paměti (PP5) typu ROM tvoří současně třicátý výstup (030) zapojení, osmý datový výstup (558) páté programovatelné paměti (PP5) typu ROM tvoří současně třicátý první výstup (031) zapojení, první datový výstup (651) Šesté programovatelné paměti (PP6) typu ROM tvoří sou15 časně třicátý druhý výstup (032) zapojení, druhý datový výstup (652) šesté programovatelné paměti (PP6) typu ROM tvoří současně'třicátý třetí výstup (033) zapojení, třetí datový výstup (653) šesté programovatelné paměti (PP6) typu ROM tvoří současně třicátý čtvrtý výstup (034) zapojení, čtvrtý datový výstup (654) šesté programovatelné paměti (PP6) typu ROM tvoří současně třicátý pátý výstup (035) zapojení, pátý datový výstup (655) šesté programovatelné paměti (PP6) typu ROM tvoří současně třicátý ěestý výstup (036) zapojení, šestý datový výstup (656) šesté programovatelné paměti (PP6) typu ROM tvoří současně třicátý sedmý výstup (037) zapojení, sedmý datový výstup (657) šesté programovatelné paměti (PP6) typu ROM tvoří současně třicátý osmý výstup (038) zapojení, osmý datový výstup (658) šesté programovatelné paměti (PP6) typu ROM tvoří současně desátý výstup (010) zapojení, první a druhý vstup (110 a 111, 210 a 211, 310 a 311, 410 a 41¹, 510 a 51 ¹, 610 a 611) pro výhěr obvodu první až šesté programovatelné paměti (PPI až PP6) typu ROM jsou připojeny na kladný pól zdroje elektrické energie, třetí a čtvrtý vstup (112 a 113, 212 a 213, 312 a 313, 412 a 413, 512 a 513, 612 a 613) pro výběr obvodu první až šesté programovatelné paměti (PP1 až PP6) typu ROM jsou připojeny na nulový potenciál, zemnicí vstup (1|4, 214, 314, 414, 514, 614) první až šesté programovatelné paměti (PPI až PP6) typu ROM je připojen na nulový potenciál,‘napájecí vstup (115, 215, 315, 415, 5'5, 615) první až šesté programovatelné paměti (PP1 ‘až PP6) typu ROM je připojen ne kladný pól zdroje elektric ké energie, jedničkový výstup (951) osmikanálového multiplexoru (OM) je připojen na vstup (724) stavové logiky řídicího obvodu (ŘMP) mikroprogramu, zemnicí vstup (726) řídicího obvodu (SMP) mikroprogramu je připojen na nulový potenciál, napájecí vstup (725) řídicího obvodu (ŘMP) mikroprogramu je připojen na kladný pól zdroje elektrické energie, vstup (723) vybavení adresy řádku mikroprogramu řídicího obvodu (ŘMP) mikroprogramu je připojen přes desátý odpor (R10) na kladný pól zdroje elektrické energie, vstup (722) vybavení načtení adresy mikroprogramu je připojen na nulový potenciál, výstup prvního čtyřvstupováho obvodu (NC1) typu negace logického součinu je připojen na hodinový vstup (57) čtvrtého klopného obvodu (KD4) typu D a na hodinový vstup (721 ) řídicího obvodu (ŘMP) mikroprogramu, první vstup (717) sekundární instrukční sběrnice řídicího obvodu (ŘMP) mikroprogramu tvoří současně třetí vstup (3) zapojení, druhý vstup (718) sekundární instrukční sběrnice řídicího obvodu (ŘMP) mikroprogramu tvoří současně čtvrtý výstup (4) zapojení, třetí vstup (719) sekundární instrukční sběrnice řídicího obvodu (ŘMP) mikroprogramu tvoří současně pátý vstup (5) zapojení, čtvrtý vstup (720) sekundární instrukční sběrnice řídicího obvodu (ŘMP) mikroprogramu tvoří současně šestý vstup (6) zapojení, jedničkový výstup (056) čtvrtého klopného obvodu (KD4) typu D je připojen na vybavovací vstup (716) řídicího obvodu (ŘMP) mikroprogramu, výstup (851 ) prvního multiplexoru čtyřnásobného multiplexoru (ČMP) s pamětí je připojen na první vstup (712) primární instrukční sběrnice řídicího obvodu (ŘMP) mikroprogramu, výstup (852) druhého multiplexoru čtyřnásobného dvouvstupového multiplexoru (ČMP) s pamětí je připojen na druhý vstup (713) primární instrukční sběrnice řídicího obvodu (ŘMP) mikroprogramu, výstup (853) třetího multiplexoru čtyřnásobného dvouvstupového multiplexoru (ČMP) s pamětí je připojen na třetí vstup (714) primární instrukční sběrnice řídicího obvodu (ŘMP) mikroprogramu, výstup (854) čtvrtého multiplexoru čtyřnásobného dvouvstupového multiplexoru (ČMP) s pamětí je připojen na čtvrtý vstup (715) primární instrukční sběrnice řídicího obvodu (ŘMP) mikroprogramu, zemnicí vstup (811 ) čtyřnásobného dvouvstupového multiplexoru (ČMP) a pamětí je připojen na nulový potenciál, napájecí vstup (812) čtyřnásobného dvouvstupového multiplexoru (ČMP) s pamětí je připojen na kladný pól zdroje elektrické energie, první vstup (801) prvního multiplexoru čtyřnásobného dvouvstupového multiplexoru (ČMP) s pamětí tvoří současně sedmý vstup (7) zapojení, druhý vstup (802) prvního multiplexoru čtyřnásobného dvouvstupového multiplexoru (ČMP) s pamětí tvoří současně jedenáctý vstup (11) zapojení, první vstup (803) druhého multiplexoru čtyřnásobného dvouvstupového multiplexoru (ČMP) s pamětí tvoří současně osmý vstup (8) zapojení, druhý vstup (804) druhého multiplexoru čtyřnásobného dvouvstupového multiplexoru (ČMP) s pamětí tvoří současně dvanáctý vstup (12) zapojení, první vstup (805) třetího multiplexoru čtyřnásobného dvouvstupového multiplexoru (ČMP) s pamětí tvoří současně devátý vstup (9) zapojení, druhý vstup (806) třetího multiplexoru čtyřnásobného dvouvstupového multiplexoru (ČMP) s pamětí tvoří současně třináctý vstup (13) zapojení, první vstup (807) čtvrtého multiplexoru čtyřnásobného dvouvstupového multiplexoru (ČMP) s pamětí je připojen na osmý datový vstup (911) osmikanálověho multiplexoru (OM) a tvoří současně desátý vstup (10) zapojení, druhý vstup (808) čtvrtého multiplexoru čtyřnásobného dvouvstupového multiplexoru (ČMP) s pamětí tvoří současně čtrnáctý vstup (14) zapojení, napájecí vstup (914) osmikanálového multiplexoru (OM) je připojen na kladný pól zdroje elektrické energie, zemnicí vstup (913) osmikanálověho multiplexoru (OM) je připojen na nulový potenciál, vybavovecí vstup (912) osmikanálového multiplexoru (OM) je připojen na nulový potenciál, první datový vstup (904) osmikanélového multiplexoru (OM) tvoří současně dvacátý první vstup (21) zapojení, druhý datový vstup (905) osmikanálového multiplexoru (OM) tvoří současně dvacátý vstup (20) zapojení, třetí datový vstup (906) osmikanálového multiplexoru (OM) tvoří současně devatenáctý vstup (19) zapojení, datový vstup (61) pátého klopného obvodu (KD5) typu D tvoří současně osmnáctvý vstup (18) zapojení, jedničkový výstup (061) pátého klopného obvodu (KD5) typu D je připojen na čtvrtý datový vstup (907) osmikanálového multiplexoru (OM), datový vstup (66) šestého klopného obvodu (KD6) typu D je připojen jednak přes šestnáctý odpor (R16) na kladný pól zdroje elektrické energie, jednak přes sedmnáctý odpor (R17) na nulový potenciál a tvoří současně sedmnáctý vstup (17) zapojení, jedničkový výstup (066) Šestého klopného obvodu (KD6) >ypu D je připojen na pátý datový vstup (908) osmikanálového multiplexoru (OM), datový vstup (71) sedmého klopného obvodu (KD7) typu D je připojen jednak přes osmnáctý odpor (R18) na kladný pól zdroje elektrické energie, jednak přes devatenáctý odpor (R19) na nulový potenciál a tvoří současně první vstup (1) zapojení, jedničkový výstup (071) klopného obvodu (KD7) typu D je připojen na Šestý datový vstup (909) osmikanálového multiplexoru (OM), datový vstup (76) osmého klopného obvodu (KD8) typu D je připojen jednak přes dvacátý odpor (R20) na kladný pól zdroje elektrické energie, jednak přes dvacátý první odpor (R21) na nulový potenciál a tvoři současně druhý vstup (2) zapojení, jedničkový výstup (076) osmého klopného obvodu (KD8) typu D je připojen na sedmý datový vstup (910) osmikanálového multiplexoru (OM), výstup oscilátoru je připdjen na hodinový vstup (42) prvního klopného obvodu (KD1 ) typu D';' na hodinový vstup (82) prvního klopného obvodu (KJK1) typu J-K, na hodinový vstup (87) druhého klopného obvodu (KJK2) typu J-K, na čtvrtý vstup prvního čtyřvstupového obvodu (NC1) typu negace logického součinu a na první vstup druhého čtyřvstupového obvodu (NC2) typu negace logického součinu, jehož výstup tvoří současně devátý výstup (09) zapojení, jedničkový výstup (041) prvního klopného obvodu (KD1) typu D je připojen na druhý vstup čtvrtého dvouvstupového obvodu (ND4) typu negace logického součinu, na hodinový vstup (47) druhého klopného obvodu (KD2) typu D a tvoří současně čtrnáctý výstup (014) zapojení, nulový výstup (042) prvního klopného obvodu (KD1 ) typu D je připojen přes čtvrtý lnvertor (IN4) na hodinový vstup (62, 67, 72, 77) pátého až osmého klopného obvodu (KD5 až KD8) typu D a tvoří současně třetí výstup (03) zapojení, jedničkový výstup (081) prvního klopného obvodu (KJK1) typu J-K je připojen na nulovací vstup (43) prvního klopného obvodu (KD1) typu D, na vstup (86) pro nastavení do logické jedničky druhého klopného obvodu (KJK2) typu J-K a tvoří současně první výstup (01) zapojení, nulový výstup (082) klopného obvodu (KJK1) typu J-K je připojen na vstup (88) pro nastavení do logické nuly druhého klopného obvodu (KJK2) typu J-K a na druhý vstup třetího dvouvstupového obvodu (ND3) typu negace logického součinu,jehož výstup je připojen na vstup prvního invertoru (INI), výstup prvního lnvertoru (IN1) je připojen na třetí vstup prvního čtyřvstupového obvodu (NC1) typu negace logického součinu a na druhý vstup druhého čtyřvstupového obvodu (NG2) typu negace logického součinu, jedničkový výstup (086) druhého klopného obvodu (KJK2) typu J-K je připojen na vstup (83) pro nastavení do logické nuly prvního klopného obvodu (KJK1) typu J-K, na hodinový vstup (52) třetího klopného obvodu (KD3) typu D, na první vstup prvního a třetího dvouvstupového obvodu (ND1, ND3) typu negace logického součinu e tvoří současně druhý výstup (02) zapojení, nulový výstup (087) druhého klopného obvodu (KJK2) typu J-K je připojen na vstup (81) pro nastavení do logické jedničky prvního klopného obvodu (KJK1) typu J-K a tvoří současně třináctý výstup (013) zapojení, datový vstup (46) druhého klopného obvodu (KD2) typu D tvoří současně patnáctý vstup (15) zapojení, jedničkový vstup (046) druhého klopného obvodu (KD2) typu D je připojen na datový vstup (51) třetího klopného obvodu (KD3) typu D, jehož jedničkový výstup (051) je připojen na druhý vstup druhého dvouvstupového obvodu (ND2) typu negace logického součinu a tvoří současně pátý výstup (05) zapojení, přepínací kontakt (k) přepínače (RESTART) je připojen na nulový potenciál, rozpínací strana přepínacího kontaktu (k) je připojena ns první vstup pátého dvouvstupového obvodu (ND5) typu negace logického součinu a přes dvanáctý odpor (Rl2) na kladný pól zdroje elektrické energie, zapínací strana přepínacího kontaktu (k) je připojena na druhý vstup šestého dvouvstupového obvodu (ND6) typu negace logického součinu a přes třináctý odpor (R13) na kladný pól zdroje elektrické energie, výstup šestého dvouvstupového obvodu (ND6) typu negace logického součinu je připojen na druhý vstup pátého dvouvstupového obvodu (ND5) typu negace logického součinu, jehož výstup je při pojen na první vstup šestého dvouvstupového obvodu (ND6) typu negace logického součinu a přes druhý invertor (IN2) na první a druhý spouštěcí vstup (91, 92) monostabilního klopného obvodu (KM) se Schmittovým klopným obvodem, třetí spouštěcí vstup (93) monostabilního klopného obvodu (KM) se Schmittovým klopným obvodem je připojen přes čtrnáctý odpor (R14) na kladný pól zdroje elektrické energie a tvoří současně šestnáctý vstup (16) zapojení, mezi vstup (94) pro externí kapacitu a vstup (95) pro externí odpor a kapacitu monostabilního klopného obvodu (KM) se Schmittovým klopným obvodem je připojen první kondensátor (Cl), mezi vstup (95) pro externí odpor a kapacitu a vstup (96) pro externí odpor monostabilního klopného obvodu (KM) se Schmittovým klopným obvodem je připojen patnáctý odpor (Rl5) nulový výstup (091) monostabilního klopného obvodu (KM) se Schmittovým klopným obvodem je připojen na vstup třetího invertoru (IN3), na datový vstup (56) čtvrtého klopného obvodu (KD4) typu D a tvoří současně osmý výstup (08) zapojení, výstup třetího invertoru (IN3) tvoří současně sedmý výstup (07) zapojení.