CS220614B1 - Wiring for relative addressing of a memory block, particularly for a display unit with a screen - Google Patents
Wiring for relative addressing of a memory block, particularly for a display unit with a screen Download PDFInfo
- Publication number
- CS220614B1 CS220614B1 CS115382A CS115382A CS220614B1 CS 220614 B1 CS220614 B1 CS 220614B1 CS 115382 A CS115382 A CS 115382A CS 115382 A CS115382 A CS 115382A CS 220614 B1 CS220614 B1 CS 220614B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- group
- output
- memory
- memory block
- Prior art date
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
Cílem vynálezu je umožnit rolování zobrazovaných dat na stínítku obrazovky zobrazovací jednotky při použití poměrně jednoduchého zapojení. Uvedeného účelu se dosáhne zapojením pro relativní adresování paměťového bloku, zejména pro zobrazovací jednotku s obrazovku, řízeným procesorem a časovým zdrojem, se vstupní a výstupní pamětí dat a řídicí jednotkou paměti. Zapojení lze použít pro menší zařízení výpočetní techniky, zejména pro mikropočítače a inteligentní terminály, a to i při použití jiné zobrazovací jednotky, než je obrazovka, například pro zobrazovací jednotku se světelnými diodami. Dále je lze použít i pro paměti i k jiným účelům, než je zobrazování dat.The aim of the invention is to enable scrolling of displayed data on the screen of a display unit using a relatively simple circuit. The above purpose is achieved by a circuit for relative addressing of a memory block, in particular for a display unit with a screen, a controlled processor and a time source, with an input and output data memory and a memory control unit. The circuit can be used for smaller computing devices, in particular for microcomputers and intelligent terminals, even when using a display unit other than a screen, for example for a display unit with light-emitting diodes. It can also be used for memories and for purposes other than data display.
Description
(54) Zapojení pro relativní adresování paměťového bloku, zejména pro zobrazovací jednotku s obrazovkou(54) Connections for relative addressing of a memory block, in particular for a display unit with a screen
Cílem vynálezu je umožnit rolování zobrazovaných dat na stínítku obrazovky zobrazovací jednotky při použití poměrně jednoduchého zapojení. Uvedeného účelu se dosáhne zapojením pro relativní adresování paměťového bloku, zejména pro zobrazovací jednotku s obrazovku, řízeným procesorem a časovým zdrojem, se vstupní a výstupní pamětí dat a řídicí jednotkou paměti. Zapojení lze použít pro menší zařízení výpočetní techniky, zejména pro mikropočítače a inteligentní terminály, a to i při použití jiné zobrazovací jednotky, než je obrazovka, například pro zobrazovací jednotku se světelnými diodami. Dále je lze použít i pro paměti i k jiným účelům, než je zobrazování dat.It is an object of the invention to allow scrolling of displayed data on the display screen of the display unit using a relatively simple wiring. This is accomplished by wiring for relative addressing of a memory block, in particular for a display unit with a screen, controlled by a processor and time source, with an input and output data memory and a memory control unit. The wiring can be used for smaller computer equipment, especially microcomputers and smart terminals, even when using a display unit other than a screen, for example, a light emitting diode unit. They can also be used for memory for purposes other than displaying data.
Vynález se týfká zapojení pro relativní adresování paměťového bloku, zejména pro zobrazovací jednotku s obrazovkou.The invention relates to circuitry for relative addressing of a memory block, in particular for a display unit with a screen.
Menší zařízení výpočetní techniky, zejména mikropočítače a inteligentní terminály, používající pno svou činnošt řídicího mikroprocesoru, jsou často vybaveny zobrazovací jednotkou s obrazovkou. Tato zobrazovací jednotka bývá vybavena pracovním režimem, který umožňuje vertikální posuv zobrazovaných dat na stínítku obrazovky směrem nahoru nebo dolů, tak zvaným rolováním nebo rotací zobrazovaných dat. Jsou známy zobrazovací jednotky s obrazovkou, jejichž činnost je řízena časovým zdrojem, řadičem a vlastní pamětí s kapacitou odpovídající kapacitě dat zobrazovaných na stínítku obrazovky. U těchto zařízení je obtížné dosáhnout pracovního režimu se zabezpečením rolování zobrazovaných dat na stínítku obrazovky, neboť vytváření relativní adresy pro paměť zobrazovací jednotky je záležitostí velmi složitou, vyžadující řadu pomocných obvodů a vyrovnávacích pamětí, neboť vytváření relativní adresy probíhá v součinnosti s ivychylováním paprsku obrazovky a je tedy v rychlém sledu změn, které nelze jednoduše zachytit například pomocí běžného osciloskopu. To komplikuje konstrukci těchto zařízení a značně znesnadňuje servisní opravy.Smaller computer equipment, especially microcomputers and intelligent terminals, using their control microprocessor at the same time, are often equipped with a display unit. This display unit is equipped with an operating mode that allows vertical display of the displayed data on the screen up or down, so-called scrolling or rotation of the displayed data. There are known display units with a screen, the operation of which is controlled by a time source, a controller and its own memory with a capacity corresponding to the capacity of the data displayed on the screen of the screen. With these devices, it is difficult to achieve an operating mode with scrolling of displayed data on the screen because the creation of a relative address for the imaging unit memory is a very complex matter requiring a number of auxiliary circuits and buffers. it is therefore in a rapid sequence of changes that cannot be easily captured, for example, with a common oscilloscope. This complicates the design of these devices and makes service repairs difficult.
Uvedené nevýhody odstraňuje zapojení pro relativní adresování paměťového bloku, zejména pro zobrazovací jednotku s obrazovkou podle vynálezu, jehož podstatu je, že vstupní datoivá sběrnice, připojitelná střídavě na výstupní datovou sběrnici procesoru a na výstupní datovou sběrnici časového zdroje, je připojena na skupinu Vstupů vstupní datové paměti, jejíž skupina výstupů je připojena na třetí skupinu vstupů paměťového bloku, první skupina výstupů vstupní datové sběrnice je připojena na skupinu vstupů prvního registru absolutní adresy, kdežto její druhá skupina výstupů je připojena na skupinu vstupů druhého registru absolutní adresy, vstupní příkazová sběrnice, připojitelná na výstupní Sběrnici procesoru, je připojena na skupinu vstupů řídicí jednotky paměti, první výstup řídicí jednotky paměti je připojen na vstup vstupní datové paměti, druhý výstup řídicí jednotky paměti je připojen na první vstup paměťového bloku, třetí výstup řídicí jednotky paměti je připojen na druhý vstup paměťového bloiku, jehož skupina výstupů je připojena na skupinu Vstupů výstupní datové paměti, čtvrtý výstup řídicí jednotky paměti je připojen na vstup prvního registru absolutní adresy, jehož skupina výstupů je připojena na první skupinu vstupů první sčítačky, pátý výstup řídicí jednotky paměti je připojen na vstup druhého registru absolutní adresy, jehož skupina výstupů je připojena na první skupinu vstupů paměťového bloku, šestý výstup řídicí jednotky paměti je připojen na první vstup čítače rolování, jehož skupina výstupů je připojena na druhou 'Skupinu vstupů první sčítačky, sedmý výstup řídicí jednotky paměti je připojen na druhý vstup čítače rolování, osmý výstup řídicí jednotky paměti je připojen na vstup výstupní datové paměti, jejíž Skupina výstupů první sčítačky je připojena tovou sběrnici, připojitelnou na vstup pevné paměti znaků zobrazovací jednotky, skupina výstupů první sčítačky je připojena na druhou skupinu vstupů paměťového bloku. Skupina výstupů první sčítačky je připojena jednak na první skupinu vstupů druhé sčítačky, jednak ,na skupinu vstupů rozhodovacího korekčního obvodu, jehož Skupina výstupů je připojena na druhou skupinu vstupů druhé sčítačky, přičemž skupina výstupů druhé sčítačky je připojena na druhou Skupinu vstupů paměťového bloku.These drawbacks are eliminated by the relative addressing of the memory block, in particular for the display unit according to the invention, in which the input data bus, connectable alternately to the output data bus of the processor and to the output data bus of the time source, is connected to the input data input group. a memory group whose output group is connected to a third group of inputs of the memory block, the first group of outputs of the input data bus is connected to the input group of the first absolute address register, while its second group of outputs is connected to the input group of the second absolute address register on the processor output bus, is connected to the memory controller input group, the first memory controller output is connected to the input data memory input, the second memory controller output is connected to the first memory block input, the third memory controller output is connected to the second memory block input, whose output group is connected to the Output Data Memory Input Group, the fourth memory controller output is connected to the first absolute address register input, whose output group is connected to the first input group of the first adder, the fifth output of the memory controller is connected to the input of the second absolute address register whose output group is connected to the first input group of the memory block, the sixth output of the memory controller is connected to the first input of the scroll counter the second input group of the first adder, the seventh output of the memory controller is connected to the second input of the scroll counter, the eighth output of the memory controller is connected to the input of the output data memory whose output group of the first adder is connected to the bus, connectable to the fixed character input of the display unit, the output group of the first adder is connected to the second input group of the memory block. The output group of the first adder is connected to the first input group of the second adder and to the input group of the decision correction circuit whose output group is connected to the second input group of the second adder, the output group of the second adder is connected to the second input group of the memory block.
Výhodou zapojení podle vynálezu je, kromě toho, že odstraňuje uvedené nevýhody, že získaná relativní adresa má malé dopravní zpoždění.The advantage of the circuitry according to the invention is, in addition to eliminating the disadvantages mentioned above, that the relative address obtained has a small traffic delay.
Příklad zapojení pro relativní adresování paměťového bloku, zejména pro zobrazovací jednotku s obrazovkou pdle vynálezu je znázorněn v blokovém schématu na připojeném výkrese.An example of a circuit for relative addressing of a memory block, in particular for a display unit according to the invention, is shown in the block diagram of the attached drawing.
Vstupní datová sběrnice 01, připojitelná střídavě na výstupní datovou sběrnici neznázorněného procesoru základní jednotky a na výstupní datovou sběrnici neznázorněného časového zdroje zobrazovací jednotky, je připojena na skupinu vstupů 071 vstupní datové paměti 7, jejíž skupina výstupů 71 je připojena na třetí skupinu vstupů fiB3 paměťového bloku 8. První skupina výstupů 20 vstupní datové Sběrnice 01 je připojena na skupinu vstupů 011 prvního registru 1 absolutní adresy, kdežto její druhá skupina výstupů 30 je připojena na skupinu vstupů 021 druhého registru 2 absolutní adresy. Vstupní příkazová sběrnice 02, připojitelná na výstupní sběrnici neznázorněného procesoru základní jednotky je připojena na skupinu vstupů 0101 řídicí jednotky 10 paměti. První výstup 101 řídicí jednotky 10 paměti pro přepis dat do vstupní datové paměti je připojen na vstup 07,2 vstupní datové paměti 7. Druhý výstup 102 řídicí jednotky 10 paměti pro zápis a čtení dat v paměťovém bloku je připojen na první vstup 084 paměťového bloku 8. Třetí výstup 103 řídicí jednotky 10 paměti pro časový signál je připojen na druhý vstup 085 paměťového bloku 8, jehož skupina výstupů 81 je připojena na skupinu vstupů 091 výstupní datové paměti 9. Čtvrtý výstup 104 řídicí jednotky 10 paměti pro zápis dat do prvního registru absolutní adresy, je připojen na vstup 012 prvního registru 1 absolutní adresy, jehož skupina výstupů 11 je připojena na první skupinu vstupů 031 první sčítačky 3. Pátý výstup 105 řídicí jednotky 10 paměti pro zápis (dat do druhého registru absolutní adresy je připojen na vstup 022 druhého registru 2 absolutní adresy, jehož skupina výstupů 21 je připojena na první skupinu vstupů 081 paměťového bloku 8. Šestý výstup 108 řídicí jednotky 10 paměti pro povel k posunu textového řádku nahoru je připojen na první vstup 041 čítače 4 rolování, jehož skupina výstupů 41 je připojena na druhou skupinu vstupů 032 první sčítačky 3. Sedmý výstup 107 řídicí jednotky 10 paměti pro povel k posunu textového řádku dolů je připojen na druhý vstup 042 čítače 4 rolování. Osmý výstup 108 řídicí jednotky 10 paměti pro přepis dat do výstupní datové paměti je připojen na vstup 092 výstupní datové paměti 9, jejíž skupina výstupů 91 je připojena na výstupní datovou sběrnici 40 připojitelnou na vstup neznázorněné pevné paměti znaků, jejíž výstup je připojen na vstup neznázorněného paralelně sériového posuvného registru, připojeného svým výstupem ke katodě neznázorněné obrazovky. Skupina výstupů 31 první sčítačky 3 pro relativní adresu je připojena jednak na první skupinu vstupů 061 druhé sčítačky 6, jednak na skupinu vstupů 051 rozhodovacího korekčního obvodu 5, jehož skupina výstupů 51 je připojena na druhou skupinu vstupů 062 druhé 'sčítačky 6. Skupina výstupů 61 druhé sčítačky 6 pro korigovanou relativní adresu je připojena na druhou skupinu vstupů 082 paměťového bloku 8.The input data bus 01, connectable alternately to the output data bus of a not shown processor of the base unit and to the output data bus of a not shown time source of the display unit, is connected to an input group 071 of input data memory 7. 8. The first group of outputs 20 of the input data bus 01 is connected to the input group 011 of the first absolute address register 1, while its second group of outputs 30 is connected to the input group 021 of the second absolute address register 2. The input command bus 02, connectable to the output bus of the base unit processor (not shown), is coupled to the input group 0101 of the memory control unit 10. The first output 101 of the data control unit 10 for writing data to the input data memory is connected to input 07.2 of the input data memory 7. The second output 102 of the memory control unit 10 for writing and reading data in the memory block is connected to the first input 084 of the memory block 8. The third output 103 of the memory control unit 10 is connected to the second input 085 of the memory block 8, whose output group 81 is connected to the input group 091 of the output data memory 9. The fourth output 104 of the memory control unit 10 writes data to the first absolute register. address, is connected to input 012 of the first absolute address register 1, whose output group 11 is connected to the first input group 031 of the first adder 3. The fifth output 105 of the write memory controller 10 (data to the second absolute address register is connected to input 022 of the second an absolute address register 2 whose output group 21 is connected to the first input group 081 of the memory block 8. The sixth output 108 of the memory control unit 10 for the text line up command is connected to the first input 041 of the scroll counter 4, whose output group 41 is connected to the second input group 032 of the first adder 3. the memory control unit 10 for the command to move the text line down is connected to the second input 042 of the scroll counter 4. The eighth output 108 of the data control unit 10 for writing data to the output data memory is connected to input 092 of the output data memory 9, whose output group 91 is connected to an output data bus 40 connectable to an input of a non-represented fixed character memory. a parallel serial shift register connected by its output to a cathode of a display (not shown). The group of outputs 31 of the first adder 3 for relative address is connected both to the first group of inputs 061 of the second adder 6 and to the group of inputs 051 of the decision correction circuit 5, whose group of outputs 51 is connected to the second group of inputs 062 of the second adder 6 the second adder 6 for the corrected relative address is connected to the second input group 082 of the memory block 8.
V některých případech je pro nezávislou činnost zobrazovací jednotky a procesoru základní jednotky, který řídí řadu pochodů při činnosti řídicí a aritmetické jednotky zařízení výpočetní techniky nutné vybavit zobrazovací jednotku samostatným procesorem. Počet výstupů v první skupině výstupů 20 vstupní datové sběrnice 01 závisí na počtu řádků informace na obrazovce, kdežto počet výstupů v druhé skupině výstupů 30 vstupní datové sběrnice 01 na počtu znaků v řádku. Počet řádků a počet znaků na obrazovce se v současné době ustálil na dvaceti čtyřech řádcích po osmdesáti znacích. To znamená, že v tomto konkrétním případě obsahuje první skupina výstupů 29 pět výstupů a druhá skupina výstupů 30 sedm výstupů, přičemž počet vstupů ve skupině vstupů 071 vstupní datové paměti 7 činí osm. Pokud počet řádků informace na obrazovce činí šestnáct nebo celý násobek tohoto počtu, mohou rozhodovací korekční obvod 5 a druhá sčítačka 6 odpadnout.In some cases, it is necessary to equip the display unit with a separate processor for the independent operation of the display unit and the processor of the base unit, which controls a number of processes in the operation of the control and arithmetic unit of the computing device. The number of outputs in the first group of outputs 20 of the input data bus 01 depends on the number of lines of information on the screen, while the number of outputs in the second group of outputs 30 of the input data bus 01 depends on the number of characters per line. The number of lines and the number of characters on the screen have now settled on twenty-four lines of eighty characters. That is, in this particular case, the first group of outputs 29 comprises five outputs and the second group of outputs 30 comprises seven outputs, the number of inputs in the input group 071 of the input data memory 7 being eight. If the number of lines of information on the screen is 16 or a multiple of this number, the decision correction circuit 5 and the second adder 6 may be omitted.
Vstupní datová sběrnice 01 je v souhlase s režimem zápis nebo čtení přepínána bud na výstup datové sběrnice procesoru základní jednotky, nebo na výstupní datovou sběrnici časového zdroje zobrazovací jednotky. Po vstupní datové sběrnici 01 přichází z procesoru základní jednotky informace, která má význam absolutní adresy řádku nebo kódu zobrazovaného znaku. Přesný význam Informace na vstupní datové sběrnici 01 je určen řídicí jednotkou 10 paměti, která dá příkaz k zapsání informace přítomné na vstupní datové sběrnici 01 bud do prvního registru 1 absolutní adresy, nebo do druhého registru 2 absolutní adresy, anebo v posledním případě do vstupní datové paměti 7. Data paměťového bloku 8 mohou být čtena a přiváděna přes výstupní datovou paměť 9 na výstupní datovou sběrnici 40 a do pevné paměti znaků a odtud přes paralelně sériový posuvný registr do katody obrazovky. Data v podobě kódu znaku mohou být též zaznamenána do paměťového bloku 8, a to na adrese, která je určena obsahem druhého registru 2 absolutní adresy, to· je adresy sloupce a další části adreisy, která vznikne jako výsledek součtu obsahu prvního registru 1 absolutní adresy a stavu čítače 4 rolování na první sčítačce 3, korigované přes rozhodovací korekční obvod 5 na druhé sčítačce 8. Na skupině výstupů 81 druhé sčítačky 6 vznikne tedy korigovaná relativní adresa řádku. Korigovaná relativní adresa řádku může být zvětšována nebo zmenšována přičítáním nebo odečítáním určitého počtu jednotek do čítače 4 rolování. Příkaz k přičítání nebo odečítání jednotky na prvním nebo druhém vstupu 041, 042 čítače 4 rolování přichází z řídicí jednotky 10 paměti z procesoru základní jednotky. Zvětšuje-li se obsah čítače 4 rolování, zobrazovaná data na stínítku obrazovky se pohybují směrem nahoru, zmenšuje-li se obsah čítače 4 rolování, pohybují se data na stínítku obrazovky směrem dolů. Činnost zapojení je stejná pro1 zápis do paměťového bloku 8 i pro čtení obsahu paměťového bloku 8. Režim zápisu nebo čtení paměťového bloku 8 určuje stavový signál druhého řídicího signálu přítomného na druhém výstupu 102 řídicí jednotky 10 paměti. Při zápisu do paměťového bloku 8 na relativní adresu je adresa zápisu určena na vstupní datové sběrnici 01 z procesoru základní jednotky. Při čtení obsahu dat z paměťového bloku 8 je relativní adresa určována čítači sloupců a čítači textových řádků v časovém zdroji zobrazovací jednotky, které čítají v souladu s průběhem paprsku na stínítku obrazovky. Údaje o okamžité poloze paprsku poskytuje absolutní adresa sloupce a řádku, která je přítomna na vstupní datové sběrnici 01. Rovněž při čtení dat z paměťového bloku 8 a jejich přivádění na obrazovku, je absolutní adresa textového řádku, daná okamžitým stavem čítače textových řádků v časovém zdroji zobrazovací jednotky, převedena přes první sčítačku 3 a podle čítače 4 rolování je vytvořena relativní adresa řádku, která je dále přes rozhodovací korekční obvod 5 a druhou sčítačku 6, upravena na výslednou korigovanou adresu řádku, která je přiváděna na příslušné vstupy paměťového bloku 8.The input data bus 01, in accordance with the write or read mode, is switched either to the data bus output of the processor of the base unit or to the output data bus of the display unit time source. After input data bus 01, information is received from the processor of the base unit having the meaning of the absolute address of the line or code of the character being displayed. The exact meaning of the information on the input data bus 01 is determined by the memory control unit 10, which commands to write the information present on the input data bus 01 either to the first absolute address register 1, or to the second absolute address register 2, or The data of the memory block 8 can be read and fed via the output data memory 9 to the output data bus 40 and to the fixed character memory and from there through a parallel serial shift register to the cathode of the screen. The character code data may also be recorded in the memory block 8, at the address specified by the content of the second absolute address register 2, i.e. the address of the column and the other part of the address resulting from the sum of the content of the first absolute address register 1. and the scrolling counter state 4 on the first adder 3 corrected via the decision correction circuit 5 on the second adder 8. Thus, a corrected relative row address is generated on the output group 81 of the second adder 6. The corrected relative row address may be incremented or decremented by adding or subtracting a certain number of units to the scroll counter 4. The command to add or subtract a unit at the first or second input 041, 042 of the scroll counter 4 comes from the memory control unit 10 from the processor of the base unit. When the content of the scroll counter 4 increases, the display data on the screen shifts upwards, and when the content of the scroll counter 4 decreases, the data on the screen shifts downwards. The wiring operation is the same for 1 write to the memory block 8 as well as for reading the contents of the memory block 8. The write or read mode of the memory block 8 determines the status signal of the second control signal present at the second output 102 of the memory control unit 10. When writing to memory block 8 at a relative address, the write address is determined on the input data bus 01 from the processor of the base unit. When reading the data content from the memory block 8, the relative address is determined by the column counters and the text line counters in the display unit time source, which are read in accordance with the beam path on the screen of the screen. The instantaneous beam position data is provided by the absolute address of the column and row that is present on the input data bus 01. Also when reading data from memory block 8 and bringing it to the screen, the absolute address of the text line is given by the current state of the text line counter in the time source. a relative line address is formed according to the scroll counter 4, which is further adjusted through the decision correction circuit 5 and the second adder 6 to the resulting corrected line address, which is fed to the respective inputs of the memory block 8.
Zapojení podle vynálezu lze použít i pro jinou zobrazovací jednotku, než je obrazovka, například pro zobrazovací jednotku se světelnými diodami. Dále je lze použít 1 pro paměti k jiným účelům, než je zobrazování dat.The circuitry according to the invention may also be used for a display unit other than a display, for example a display unit with light emitting diodes. Furthermore, 1 can be used for memory for purposes other than displaying data.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CS115382A CS220614B1 (en) | 1982-02-19 | 1982-02-19 | Wiring for relative addressing of a memory block, particularly for a display unit with a screen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CS115382A CS220614B1 (en) | 1982-02-19 | 1982-02-19 | Wiring for relative addressing of a memory block, particularly for a display unit with a screen |
Publications (1)
Publication Number | Publication Date |
---|---|
CS220614B1 true CS220614B1 (en) | 1983-04-29 |
Family
ID=5345172
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CS115382A CS220614B1 (en) | 1982-02-19 | 1982-02-19 | Wiring for relative addressing of a memory block, particularly for a display unit with a screen |
Country Status (1)
Country | Link |
---|---|
CS (1) | CS220614B1 (en) |
-
1982
- 1982-02-19 CS CS115382A patent/CS220614B1/en unknown
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3760405A (en) | Character display system utilizing circulating memories | |
US4897840A (en) | Method and apparatus for controlling the error correction within a data transmission controller given data read from moving peripheral storages, particularly disk storages, of a data processing system | |
EP0134968B1 (en) | Memory access system in a computer accommodating an add-on memory | |
EP0534770A2 (en) | User transparent system for using any one of a family of processors in a single socket | |
EP0274439B1 (en) | Display system for plural display areas on one screen | |
CS220614B1 (en) | Wiring for relative addressing of a memory block, particularly for a display unit with a screen | |
JPS6155676B2 (en) | ||
EP0059758A1 (en) | Numerical control unit | |
US6003110A (en) | Method and apparatus for converting memory addresses into memory selection signals | |
DE69118781D1 (en) | Transmission control system for a computer and peripheral devices | |
US4882672A (en) | System for initialization of channel controllers utilizing address pointers calculated from multiplying sizes of data fields with device numbers | |
Miner | Miner | |
US4931958A (en) | Display system with fewer display memory chips | |
KR950010847B1 (en) | Read/write circuit for multiple control register | |
US4841298A (en) | Bit pattern conversion system | |
SU1091154A1 (en) | Information displaying device | |
KR930002333B1 (en) | Apparatus for read/write of font data in video card | |
JPS60226717A (en) | digital protection relay | |
EP0050116B1 (en) | Microprocessor system | |
SU1525724A1 (en) | Symbols generator | |
KR19980072575A (en) | Interface control between PCI bus and Y bus | |
JPS60108939A (en) | Memory usage status display device | |
HU201415B (en) | Circuit arrangement for driving auxiliary peripherial unit connected to a computera on long line | |
JPH04338803A (en) | Input/output unit for programmable controller | |
JPH0296859A (en) | bus trace display device |