CS219603B1 - Zapojení volně programovatelné logické desky - Google Patents

Abstract

Vynález se týká řídicí <a regulační techniky. Řeší zapojení volně programovatelné desky, která plní funkci jednobitového boolského procesoru s 16 vstupy a 11 výstupy. Přijímá přímé jednobitové vstupy z vnějšího· zařízení, například z technologického procesu. Signály se ukládají v operační paměti spolu s mezivýsledky a vnitřními vstupy. S libovolnými dvěma operandy vytvoří logický člen libovolnou logickou funkci podle obsahu instrukce. Výsledek operace se vkládá do operační paměti nebo do mezipaměti. Výsledky z operační paměti se převádějí přes výstupní registr a přes výstupní spínače ven z desky. Vynález se využije při řízení technologických celků, k vytváření jednoduchých automatů nebo řídicích automatů na nejnižších úrovních. Vynález je definován jednou větou a popis je doplněn jedním výkresem v blokovém schématu.

Description

Vynález se týká zapojení volně programovatelné logické desky vybavené vlastním systémem vstup — výstup a jednobitovým boolským procesorem.

Jednoduché logické celky se dosud sestavují většinou z hardwareových stavebnic, a to buď reléových, nebo- polovodičových. Tyto stavebnice kladou značné nároky *jak na projekci, tak na výrobu i na uvádění do provozu vzniklých sestav. Při jakýchkoliv změnách, kterých je při skutečných aplikacích vždy mnoho, je třeba vynaložit značné úsilí od projekce až po výrobu, má-li se změna realizovat, což prodlužuje jednak čas opravy a zvyšuje cenu. Proto se v poslední době projevuje snaha nahrazovat hradwareové logické celky vyššími programovatelnými celky na bázi počítačů. To ovšem přináší poměrně značné pořizovací náklady, které u malých logických celků jsou neúnosně vysoké. Pro jednoduché celky, mající maximálně několik desítek vstupů a výstupů, je třeba vyvinout prvek, který by zastřešoval všechny hardwareové stavebnice a který by odstranil všechny nedostatky známých stavebnic.

Tento problém řeší zapojení volně programovatelné logické desky podle vynálezu. Podstata vynálezu spočívá v tom, že první vstupní svorka zapojení je spojena s první svorkou vstupního bloku. Druhá svorka vstupního bloku je spojena s první svorkou multipilexerového bloku, jehož druhá svorka je spojena s první svorkou ovládacího bloku. Druhá svorka ovládacího- bloku je spojena se třetí svorkou výstupního registru, jehož druhá svorka je spojena se druhou svorkou časového bloku. První svorka časového bloku je spojena .se třetí svorkou multiplexerového bloku, jehož čtvrtá svorka je spojena s první svorkou operační paměti, se třetí svorkou logického bloku »a s první svorkou mezipaměti. Druhá svorka mezipaměti je spojena se čtvrtou svorkou logického· bloku, jehož první svorka je spojena s první svorkou výstupního, registru a se druhou svorkou operační paměti. Třetí svorka operační paměti je spojena se šestou svorkou multiplexerového bloku, se druhou svorkou logického bloku, s první svorkou instrukční paměti a s první svorkou řadiče. Třetí svorka řadiče je spojena s pátou svorkou multiplexerového bloku, se šestou svorkou výstupního· registru, se čtvrtou svorkou operační paměti, se třetí svorkou mežipaměti a se druhou svorkou skokového bloku. Třetí svorka skokového bloku je spojena se třetí svorkou adresového generátoru, jehož první svorka je spojena se druhou svorkou řadiče. Druhá svorka adresového generátoru je spojena se třetí svorkou instrukční paměti, jejíž druhá svorka je spojena s první svorkou skokového bloku. Druhá vstupní svorka zapojení je spojena se druhou vstupní svorkou startovacího bloku, jehož první svorka je spojena se čtvrtou svorkou adresového generátoru a s pátou svorkou výstupního registru. Čtvrtá svorka výstupního registru je spojena se třetí svorkou spínačového bloku, jehož první svorka je spojena s první výstupní svorkou zapojení. Druhá výstupní svorka zapojení je spojena se druhou svorkou spínačového bloku.

Výhodou uspořádání podle vynálezu je, že umožňuje vytvořit program libovolné kombinační a sekvenční vazby mezi šestnácti až čtyřiceti osmi vstupy bez jakýchkoliv zásahů do hardwareové struktury. Svou funkcí nahradí pracné a nákladné hardwareové logické celky, které jsou nutné jak v nejnižších ovládacích úrovních, tak i v malých automatech, například pro, řízení výtahů, hořáků, dopravníků atd. Základní předností je univerzálnost jeho použití, to znamená, že s jedním hardwareovým výrobkem lze vhodně vytvořeným programem vytvářet zcela libovolné logické vazby a tím vytvářet i automaty malého rozsahu. Systém vstup—výstup umožňuje spojení vnějších obvodů s logickým systémem desky a převod vstupních napěťových úrovní na úroveň TTL obvodů a navíc potlačení nežádoucího rušení. Systém jednobitového boolského procesoru umožňuje realizovat libovolné logické operace s operandy přenensenými vstup — výstup systémem do operační paměti, a to podle libovolného programu, uloženého v reprogramovatelné paměti instrukcí typu EPROM. S využitím hradwareových časových členů, umístěných na desce a elementů přímého styku tvoří deska autonomní celek, který umožňuje realizovat libovolné kombinační a sekvenční vazby mezi šestnácti až čtyřiceti osmi vstupy a jedenácti výstupy.

Zapojení volně programovatelné desky podle vynálezu nemá nahradit vyšší a složitější počítačové celky, ale vyplňuje mezeru, která v jednodušších aplikacích stále chybí.

Zapojení volně programovatelné logické desky podle vynálezu je znázorněno v blokovém schématu na výkresu.

Jednotlivé bloky lze charakterizovat takto:

Vstupní blok 1 je tvořen šestnácti převodníky vstupního napětí na úrovni obvodů TTL. Každý převodník je vybaven pasivním filtrem pro zvýšení odolnosti proti rušení a tvarovačem, který vytvoří správnou náběžnou a závěrnou hranu vstupního signálu.

Spínačový blok 2 je tvořen jedenácti výstupními spínači, chráněnými proti poškození při spínání induktivní zátěže i proti zkratu a přetížení.

Ovládací blok 3 je tvořen třemi tlačítky a dvěma svítivými diodami, umístěnými na čelném panelu jednotky. Tlačítka i svítivé diody umožňují přímý ruční zásah do jednotky a sledování potřebných stavů v desce.

Časový blok 4 :je tvořen trojicí analogo-číslicových časových členů s nastavitelným časovým zpožděním pro dlouhé časy a jedním integrovaným monostabllním obvodem pro krátké časy.

Multiplexerový blok 5 je 'tvořen dvojicí integrovaných multiplexerů, které zajišťují adresový výběr vnitřních či vnějších vstupních signálů.

Výstupní registr 6 je tvořen 16bitovým výstupním registrem, který plní funkci paměti výstupních signálů mezi dvěma přepisovými cykly.

Operační paměť 7 je integrovaná operační paměť typu RAM.

Instrukční paměť 8 je Integrovaná paměť typu EPROM k uchování zadaného programu.

Skokový blok 9 je tvořen pamětí druhé poloviny instrukce, která je při vhodně zvolené první polovině instrukce použita jako adresa, na kterou se musí „skočit“ v adresovém generátoru 14,

Logický blok 10 je tvořen trojicí integrovaných obvodů a umožňující provést libovolnou boolskeu operaci mezi dvěma operandy podle druhé poloviny první části instrukce.

Mezipajňěť 11 je jednobitová integrovaná paměť.

Startovací blok 12 je tvořen dvojicí tranzistorů a pasivními R, C členy a zajišťuje nulování generátoru adres a výstupního registru. při zapnutí napájecího napětí.

Řadič 13 je tvořen dvěma integrovanými dekodéry instrukce, ze kterých jsou odvozeny všechny potřebné výkonné povely pro ostatní bloky podle instrukčního kódu.

Adresový generátor 14 je tvořen oscilátorem, sestávajícím z R, C členu a integrovaných 'hradel a trojice integrovaných binárních čítačů s předvolbou.

Zapojení jednotlivých bloků volně programovatelné logické desky je provedeno takto: První skupinová výstupní svorka 01 zapojení je spojena s první skupinovou svorkou 11 vstupního bloku 1. Druhá svorka 12 vstupního bloku 1 je spojena s první svorkou 51 multiplexerového bloku 5. Druhá svorka 52 multiplexerového bloku 5 je spojena s první svorkou 31 ovládacího bloku 3. Druhá svorka 32 ovládacího· bloku 3 je spojena se třetí svorkou 63 výstupního registru

6. Druhá svorka 62 výstupního registru 6 je spojena se druhou svorkou 42 časového bloku 4. První svorka 41 oasového bloku 4 je spojena se třetí svorkou 53 multipilexerového bloku 5. Čtvrtá svorka 54 multiplexerového bloku 5 je spojena s první svorkou 71 operační paměti 7, se třetí svorkou 103 logického bloku 10, s první svorkou 111 mezipaměti 11. Druhá svorka 112 mezipaměti 11 je spojena se čtvrtou svorkou 104 logického bloku 10. První svorka 101 logického bloku 10 je spojena s první svorkou 61 výstupního registru 6 a se druhou svorkou 72 operační paměti 7. Třetí svorka 73 operační paměti 7 je spojena se šestou svorkou 56 multiplexerového bloku 5, se druhou svorkou 1012 logického bloku 10, s první svorkou 81 instrukční paměti 8 a s první svorkou 131 řadiče 13. Třetí svorka 133 řadiče 13 je spojena s pátou svorkou 55 multiplexerového bloku 5, se šestou svorkou 66 výstupního· registru 6, se ‘čtvrtou svorkou 74 operační paměti 7, se třetí svorkou 113 mezipaměti 11 a se druhou svorkou 92 skokového bloku 9. Třetí svorka 93 skokového bloku 9 je spojena se třetí svorkou 143 adresového generátoru 14. První svorka 141 adresového generátoru 14 je spojena se druhou svorkou 132 řadiče 13. Druhá svorka 142 adresového generátoru 14 je spojena se třetí svorkou 83 instrukční paměti 8. Druhá svorka 82 instrukční paměti 8 je spojena se třetí svorkou 93 skokového bloku 9. Druhá vstupní svorka 04 zapojení je spojena se druhou svorkou 122 startovacího bloku

12. První svorka 121 startovacího bloku 12 je spojena se čtvrtou svorkou 144 adresového generátoru 14 a s pátou svorkou 65 výstupního registru 6. Čtvrtá svorka 64 výstupního registru 6 je spojena se třetí svorkou 23 spínačového bloku '2. První svorka 21 spínačového bloku 2 je spojena s první výstupní svorkou 02 zapojení. Druhá výstupní svorka 03 zapojení je spojena se druhou svorkou 22 spínačového¹ bloku 2.

Zapojení pracuje takto: Vnější vstupní signály přecházejí přes první vstupní svorku 01 zapojení do vstupního bloku 1, kde se vytvarují a napěťově upraví na úroveň vnitřního logického systému. Takto upravené signály jdo-u spolu s vnitřními vstupy z ovládacího bloku 3 a z časového bloku 4 do multiplexerového bloku 5. V multiplexerovém bloku 5 se provede adresový výběr a adresová informace se přenese do· operační paměti 7 na adresu danou obsahem instrukční paměti 8. Instrukční paměť 8 se adresuje adresovým generátorem 14. Instrukce obsažené v instrukční paměti 8 se dále přivádí do logického bloku 10, do řadiče 13, do skokového bloku 9 a do· multiplexerového' bloku 5. V logickém bloku 10 se provádějí libovolné logické funkce mezi dvěma jednobitovými proměnnými. První proměnná se přivádí přímo z operační paměti 7. Druhá proměnná se přivádí jako mezivýsledek z mezipaměti 11. Výsledek operace se ukládá do mezipaměti 11 nebo přímo na instrukcí zvolenou adresu v operační paměti 7. Skokový blok 9 umožňuje při vhodně instrukční kombinaci bloku 8 skočit na libovolnou adresu v adresovém generátoru 14. Výstupní signály z operační paměti 7 se vedou přes výstupní registr 6 jako vstupy pro časový blok 4, jako signalizační výstupy pro ovládací blok 3 a jako přímé výstupy, které s-e přes spínačový blok 2 vyvádějí k vnějšímu zařízení, tedy ven z logické desky přes první výstupní svorku 02 a přes druhou výstupní svorku 03 zapojení. Veškeré dynamické úkony v multiplexerovém bloku 5, v operační paměti 7, v mezipaměti 11, ve skokovém bloku 9 a ve výstupním registru 6 se řídí signálem, který vydává řadič 13 na základě instrukčního výběru a signálu z adreso8

219803 vého generátoru 14. Startovací blok 12 definuje buď při zapnutí napájení desky, nebopřímo při příchodu signálu ze druhé vstup ní svorky 04 zapojení výchozí stav všech bloků zapojení.

Vynálezu se využije při tvorbě libovolných automatů malého rozsahu buď samostatně, nebo ve spolupráci se stávajícími logickými stavebnicemi při řízení automatů pro zapalování hořáků pro pásovou dopravu, při řízení výtahů a podobně.

Claims (1)

1. PŘEDMĚT

   Zapojení volně programovatelné logické desky, vyznačující se tím, že první vstupní svorka (01) zapojení je spojena s první svorkou (11) vstupního bloku (1), jehož druhá svorka (12) je spojena s první svorkou (51) multiplexerového bloku (5), jehož druhá svorka (52) je spojena s první svorkou (31) ovládacího* bloku (3), jehož druhá svorka (.32) je spojena se třetí svorkou (63) výstupního registru (6), jehož druhá svorka (62) je spojena se druhou svorkou (42) časového bloku (4), jehož první svorka (41) je spojena se třetí svorkou (53) multiplexerového bloku (5), jehož čtvrtá svorka (54) je spojena s první svorkou (71) operační paměti (7), se třetí svorkou (103) logického bloku (10) as první svorkou (111) mezipaměti (11), jejíž druhá svorka (112) je spojena se čtvrtou svorkou (104) logického bloku (10), jehož první sv-orka (101) je spojena s první svorkou (61) výstupního registru (6) a se druhou svorkou (72) operační paměti (7), jejíž třetí svorka (73) -je spojena se šestou svorkou (56) multiplexerového bloku (5), se druhou svorkou (102) logického bloku (10), s první svorkou (81) instrukční paměti (8) as první svorkou \ vynalezu (131) řadiče (13), jehož třetí svorka (133) je spojena s pátou svorkou (55) multiplexerového- bloku (5), se šestou svorkou (66) výstupního registru (6), se čtvrtou svorkou (74) operační paměti (7), se třetí svorkou (113) mezipaměti (11) a se druhou svorkou (92) skokového bloku (9), jehož třetí svorka (93) ge spojena se třetí svorkou (143) adresového generátoru (1'4), jehož první svorka (141) je spojena se druhou svorkou (132) řadiče (13) a druhá svorka (142) adresového generátoru (14) je spojena se třetí svorkou (83) instrukční paměti (8), jejíž druhá svorka (82) je spojena s první svorkou (93) skokového bloku (9), přičemž druhá vstupní svorka (04) zapojení je spojena se druhou vstupní svorkou (122) startovacího bloku (12), jehož první svorka (121) je spojena se čtvrtou svorkou (144) adresového- generátoru (14) a pátou svorkou (65) výstupního· registru (6), jehož čtvrtá svorka (64) je spojena se třetí svorkou (23) spínačového bloku (2), jehož první -svorka (21) je spojena s první výstupní svorkou (02) zapojení, jehož druhá výstupní svorka (03) je spojena se druhou svorkou (22) spínačového bloku (2).

   1 list výkresů