CS219210B1

CS219210B1 - Sample generator for memory board testing

Info

Publication number: CS219210B1
Application number: CS105881A
Authority: CS
Inventors: Bedrich Sindelar; Frantisek Janda
Original assignee: Bedrich Sindelar; Frantisek Janda
Priority date: 1981-02-16
Filing date: 1981-02-16
Publication date: 1983-03-25

Abstract

Vynález řeší sestavení Jednoduchého obvodu, který umožňuje testování paměťových desek s paralelně spojenými výstupy dvou nebo více paměťových obvodů. Pomocí obvodu zapojeného podle vynálezu se testuje správná funkce vstupů výběrových signálů paměťových obvodů včetně dekodéru těchto signálů. Při testování paměťových desek zvoleným vzorkem se nejprve zaplní zcela nebo zčásti všechny paralelně zapojené paměťové obvody a potom následuje postupné čtení všech adres, do kterých byl zaznamenán vzorek. V každém paměťovém obvodu musí být zaznamenána jiná binární informace. Tomuto požadavku odpovídá například pseudonáhodný vzorek. Vynálezu lze využít ve zkušebních zařízeních při servisu a výrobě počítačů, případně jiných zařízení používajících paměti.The invention solves the assembly of a simple circuit that allows testing of memory boards with parallel-connected outputs of two or more memory circuits. Using a circuit connected according to the invention, the correct function of the inputs of the selection signals of the memory circuits, including the decoder of these signals, is tested. When testing memory boards with a selected sample, all parallel-connected memory circuits are first filled completely or partially, and then all addresses in which the sample was recorded are read sequentially. Different binary information must be recorded in each memory circuit. This requirement is met, for example, by a pseudo-random sample. The invention can be used in test equipment during the service and production of computers, or other devices using memory.

Description

Vynález se týká generátoru vzorku pro zkoušení paměťových desek. Pro nepravidelné zaplnění paměťových integrovaných obvodů na desce je využito generátoru pseudonáhodného binárního signálu.The invention relates to a sample generator for testing memory boards. A pseudo-random binary signal generator is used to irregularly fill the memory integrated circuits on the board.

Dosud užívané způsoby zkoušení paměťových desek využívají programové vybavení, což vede k náročnějším systémům nebo vyžadují složitější obvodové vybavení.The memory card testing methods used hitherto use software, resulting in more complex systems or requiring more complex circuitry.

Tyto nevýhody odstraňuje generátor podle vynálezu, jehož podstata spočívá v tom, že sestává z generátoru pseudonáhodného binárního signálu, přičemž jeho nulovací vstup je připojen na výstup součtového hradla, na jehož třetí vstup je přiveden signál nulování, přičemž druhý vstup součtového' hradla je připojen na výstup součinového hradla, jehož první vstup je připojen na výstup prvního součinového hradla s negací, dále na vstup invertoru a na druhý vstup druhého součinového hradla s negací, přičemž na prvním vstupu prvního součinového hradla je signál o zkoušení desky a na jeho druhém vstupu je signál o zvoleném vzorku, přičemž signál poslední adresy paměťového obvodu je na prvním vstupu třetího součinového hradla s negací a na druhém vstupu součinového' hradla, přičemž výstup invertoru je připojen na druhý vstup třetího součinového hradla s negací, jehož výstup je připojen na druhý vstup čtvrtého součinového hradla s negací, jehož první vstup je připojen na výstup druhého součinového hradla s negací, na jehož prvním vstupu je signál o konci vzorku, přičemž výstup čtvrtého součinového hradla s negací je připojen na hodinový vstup čítače, jehož výstup o jeho naplnění je připojen na první vstup součtového hradla.These disadvantages are overcome by a generator according to the invention, which consists of a pseudo-random binary signal generator, the reset input of which is connected to the summing gate output, the third input of which is supplied with a reset signal, the second summing gate input of the output of the product gate whose first input is connected to the output of the first product gate with negation, the inverter input and the second input of the second product gate with negation, the first input of the first product gate is the board test signal and its second input a selected sample, wherein the signal of the last memory circuit address is at the first input of the third negated product gate and at the second input of the gate product, the inverter output being connected to the second negation third input gate, the output of which is connected to the second input p of the fourth negation product gate whose first input is connected to the output of the second negation product gate whose first input is the signal at the end of the sample, and the output of the fourth negation product gate is connected to the clock input of the counter connected to the first summation gate input.

Vynález zjednodušuje obvodové vybavení a nevyžaduje vybavení programové. Při zkoušení paměťové desky se vyzkouší i dekodér výběru paměťového integrovaného obvodu na desce tím, že se nezkouší každý prvek zvlášť jako u jiných vzorků. Zkouší se celá deska najednou a je využito té skutečnosti, že pseudonáhodná posloupnost začíná pro každý paměťový integrovaný obvod ve slouci v jiném místě pseudonáhodné posloupnosti. V každé řádce dešky, která je určena dekodérem výběru, je tedy zapsán různý obsah.The invention simplifies circuitry and does not require software. When testing a memory board, the memory integrated circuit selection decoder on the board is also tested by not testing each element separately as with other samples. The whole board is tested at once and the fact that the pseudo-random sequence begins for each memory integrated circuit in the merge at a different point in the pseudo-random sequence is exploited. Thus, each line of the blanket, which is determined by the selection decoder, has different contents.

Na obrázku je znázorněno blokové zapojení generátoru vzorku pro zkoušení paměťových desek s dekodérem.The figure shows a block connection of a sample generator for testing memory boards with a decoder.

Generátor podle vynálezu se skládá z generátoru pseudonáhodného binárního signálu 8, přičemž jeho nulovací vstup 81 je připojen na výstup 74 součtového hradla 7, na jehož třetí vstup 73 je přiveden signál nulování, přičemž druhý vstup 72 součtového hradla 7 je připojen na výstup 43 součinového hradla 4, jehož první vstup 41 je připojen na výstup 13 prvního součinového hradla 1 s negací, dále na vstup 21 invertoru 2 a na druhý vstup 32, druhého součinového hradla 3 s negací, přičemž na prvním vstupu 11 prvního součinového hradlaThe generator according to the invention consists of a pseudo-random binary signal generator 8, its reset input 81 being connected to the output 74 of the summing gate 7, to whose third input 73 a reset signal is applied, the second input 72 of the summing gate 7 is connected to the output 43 of the 4, whose first input 41 is connected to the output 13 of the first product gate 1 with negation, further to the input 21 of the inverter 2 and to the second input 32, the second product gate 3 with negation,

I je signál o zkoušení desky a na jeho· druhém vstupu 12 je signál o zvoleném vzorku, přičemž signál poslední adresy paměťového obvodu je na prvním vstupu 51 třetího součinového hradla 5 s negací a na druhém vstupu 42 součinového hradla 4, přičemž výstup 22 invertoru 2 je připojen na druhý vstup 52 třetího součinového hradla 5 s negací, jehož výstup 53 je připojen na druhý vstup 62 čtvrtého součinového hradla 6 s negací, jehož první vstup 61 je připojen na výstup 33 druhého součinového hradla 3 s negací, na jehož prvním vstupu 31 je signál o konci vzorku, přičemž výstup 63 čtvrtého součinovéhoi hradla 6 s negací je připojen na hodinový vstup 91 čítače 9, jehož výstup 92 o jeho naplnění je připojen na první vstup 71 součtovéha hradla 7,I is the board test signal and at its second input 12 is the selected sample signal, the signal of the last memory circuit address being at the first input 51 of the third product gate 5 with negation and at the second input 42 of the product gate 4, output 22 inverter 2 is connected to the second input 52 of the third product gate 5 with a negation whose output 53 is connected to the second input 62 of the fourth product gate 6 with negation, the first input 61 of which is connected to the output 33 of the second product gate 3 with negation is a signal at the end of the sample, the output 63 of the fourth negation product gate 6 is connected to the clock input 91 of the counter 9, the output 92 of which is filled to the first input 71 of the summation gate 7,

Generátor podle vynálezu umožňuje zkoušení paměťových desek s dekodérem pomocí pseudonáhodné posloupnosti. Je využito generátoru 8 pseudonáhodného binárního signálu, který je zaznamenán do paměťové desky bez přerušení posloupnosti až do úplného zaplnění desky. Nulování generátoru pseudonáhodného signálu je provedeno ze vstupu 81 pres logický součet 7. Čítač 9 ovládá dekodér výběru paměťových integrovaných obvodů na desce a jeho stav je měřen impulsy z výstupu 63 čtvrtého součinového hradla 6 s negací. Výstup 92 čítače 9 nuluje přes logický součet 7 generátor 8 pseudonáhodného signálu. Toto nulování je navíc provedeno ze vstupu 73 a 72 součtového hradla 7. Při zkoušení desky, tj. vstupThe generator according to the invention allows testing of memory boards with a decoder using a pseudo-random sequence. A pseudo-random binary signal generator 8 is used, which is recorded into the memory board without interrupting the sequence until the board is completely full. Resetting the pseudo-random signal generator is made from input 81 via logic sum 7. Counter 9 controls the memory IC selection decoder on the board and its state is measured by pulses from output 63 of the fourth product gate 6 with negation. Counter output 92 resets the pseudo-random generator 8 via a logical sum 7. This zeroing is additionally performed from the input gate 73 and 72 of the summing gate 7. When testing the board, i.e. the input

II a zvolením příslušného vzorku na vstupu 12 součinového hradla 1 je přes negaci 2 otevřeno součinové hradlo 5 a přes druhé součinové hradlo 3 s negací čtvrté součinové hradlo 6 s negací. Hodinové impulsy čítače 9 jsou přivedeny ze vstupu 51 součinového hradla 5 přes čtvrté součinové hradlo 6 na vstup 91 čítače 9. Při nezvoleném vzorku na vstupu 12 je otevřeno druhé součinové hradlo 3 s negací a součinové hradlo 4 a impulsem ze vstupu 51 je nulován generátor 8. Hodinové impulsy čítače 9 jsou přivedeny ze vstupu 31 druhého součinového hradla 3 přes čtvrté součinové hradlo 6 s negací. Impulsy ze vstupu 51 reprezentují poslední adresu paměťového integrovaného obvodu. Impulsy ze vstupu 31 reprezentují konec zvoleného vzorku.II and by selecting the appropriate sample at the input 12 of the product gate 1, the product gate 5 is opened through negation 2 and the fourth product gate 6 with negation is opened through the second product gate 3 with negation. The clock pulses of the counter 9 are applied from the input 51 of the product gate 5 via the fourth product gate 6 to the input 91 of the counter 9. With the sample unselected at the input 12 the second product gate 3 with negation and the product gate 4 is opened. The clock pulses of the counter 9 are supplied from the input 31 of the second product gate 3 through the fourth product gate 6 with negation. The pulses from input 51 represent the last address of the memory IC. The pulses from input 31 represent the end of the selected sample.

Generátoru podle vynálezu může být využito v servisních a výrobních službách počítačů a zařízeních využívající paměti.The generator according to the invention can be used in the service and manufacturing services of computers and memory-using devices.

Claims

Pattern generator for testing memory boards characterized in that it comprises a generator, a pseudorandom binary signal (8) whose reset input (81) is connected to the output ⁽⁷⁴⁾ of the OR gate (7), said second inlet (72) summation the gate (7) is connected to the output (43) of the product gate (4), the first input (41) of which is connected to the output (13) of the first product gate (1) with negation, further to the input (21) of the inverter (2); to the second input (32) of the negation-shaped strip product gate (3), while the output (22) of the inverter (2) is connected to the second input (52;) of the negation third product gate (5) whose output (53) is connected to a second input (62) of the fourth product gate (6) with negation, the first input (61) of which is connected to the output (33) of the second product gate (3) with negation, while the output (63) of the fourth product gate (6) it is connected to the clock input (91) of the counter (9), in which it is the output (92) is connected to the first input (71) of the summation gate (7).