CS209711B1 - Zapojení k testování správné činnosti smyčkových vložek při použití logických vazeb - Google Patents

Zapojení k testování správné činnosti smyčkových vložek při použití logických vazeb Download PDF

Info

Publication number
CS209711B1
CS209711B1 CS842179A CS842179A CS209711B1 CS 209711 B1 CS209711 B1 CS 209711B1 CS 842179 A CS842179 A CS 842179A CS 842179 A CS842179 A CS 842179A CS 209711 B1 CS209711 B1 CS 209711B1
Authority
CS
Czechoslovakia
Prior art keywords
loop
inserts
test
odd
row
Prior art date
Application number
CS842179A
Other languages
English (en)
Inventor
Zdenek Motejzik
Jiri Hruska
Original Assignee
Zdenek Motejzik
Jiri Hruska
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zdenek Motejzik, Jiri Hruska filed Critical Zdenek Motejzik
Priority to CS842179A priority Critical patent/CS209711B1/cs
Priority to SU807771516A priority patent/SU987653A1/ru
Publication of CS209711B1 publication Critical patent/CS209711B1/cs

Links

Landscapes

  • Time-Division Multiplex Systems (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

(54) Zapojení k testování správné činnosti smyčkových vložek při použití logických vazeb i
Vynález se týká' zapojení k testování správné činností smyčkových vložek při použití logických vazeb. Smyčkové vložky jsou částmi ústředen elektrické požární a zabezpečovací signalizace - dále jen ústředen
- a pro snížení počtu falešných poplachů bývají někdy vázány logickou vazbou. Vynález řeší způsob testování správné činnosti smyčkových vložek s logickou vazbou “dva ze dvou“.
Dosud známé ústředny obsahuji ťhvykle obvody pro testování smyčkových vlol.-k a to bud individuálně nebo v předem stanovených skupinách. Jsou-li pak smyčkové vložky vybaveny - pevně nebo volitelně - možností zapojení logických vazeb “dva ze dvou“, vyžaduje vyzkoušení jednotlivých smyčkových vložek a jejich logických vazeb poměrně složitou manipulaci na ústředně. Vzniká tak možnost omylů pří testování daná lidským faktorem a celý postup testování bývá navíc zdlouhavý.
Výše uvedené nedostatky jsou odstraněny zapojením obvodu podle vynálezu, jehož podstata spočívá v tom, že alespoň jedna trojice výstupů čítače impulsů je spojena s jedním spínačem testu lichých smyčkových vložek a s jedním spínačem testu sudých smyčkových vložek. S výhodou je výstup spínače lichých smyčkových vložek spoj en s alespoň jednou lichou smyčkovou' vložkou a výstup spínače testu sudých smyčkových vložek je spojen s alespoň jednou sudou smyčkovou vložkou.
Použitím zapojení podle vynálezu se docílí toho, že testování všech smyčkových vložek proběhne podle níže popsaného algo2 rítmu. Od osoby provádějící testování se pak vyžaduje pouze spuštění testu a potom pozorné sledování signalizací ústředny během testu, nikoli další manipulace s ovládacími prvky. Tím se jednak zkrátí doba potřebná pro zkoušku, jednak se odstraní možnost omylu z důvodu chybné manipulace.
Zapojení obvodu podle vynálezu, tj. zapojení k testování správné činností smyčkových vložek při použití logických vazeb, předpokládá rozdělení -všech smyčkových vložek ústředny do n - řad a m - sloupců, kde m je sudé Číslo, přičemž sekvenční automat, vytvořený zapojením podle vynálezu, postupně samočinně prověřuje činnost smyčkových vložek pro, každou řadu ve třech krocích, a to nejprve činnost všech smyčkových vložek v celé řadě, dále Činnost lichých a nakonec činnost sudých smyčkových vložek ústředny, u které se předpokládá zapojení logické vazby dva ze dvou pro každou dvoj ici sousedních smyčkových vložek - tj. pro
1. a 2., 3. a 4....... smyčkovou vložku.
Na připojených výkresech je na obr. 1 znázorněno principiální uspořádání obvodu podle vynálezu, na obr. 2 j e pak uveden časový diagram průběhu testu jednotlivých smyčkových vložek ústředny, na obr. 3 j e znázorněno konkrétní provedení obvodu pro ústřednu se 30 smyčkovými vložkami, uspořádanými do 3 řad a 10 sloupců, a na obr.
je uveden časový diagram průběhu testu této konkrétní ústředny.
K výstupu generátoru 1_ Časové základny /obr. 1/ je připojen vstup čítače 2_ impulsů, charakteru modulo p^3n, s dekódovanými výstupy ” 1 z p”, s nejméně jednou trojicí výstupů 10, 1 1 , ΑΑ» k nímž jsou připojeny vstupy spínačů £, 5_ testu tak, že k výstupu 10 čítače 2 impulsů je připojen horní vstup 21 spínače 4_ testu lichých smyčkových vložek 61 první řady a současně horní vstup 2 3 spínače 5_ testu sudých smyčkových vložek 62 první řady, k výstupu 1 1 čítače 2_ impulsů je připojen dolní vstup 22 spínače £ testu lichých smyčkových vložek 61 první řady, k výstupu 12 čítače _2 impulsů je připojen dolní vstup 24 spínače 5_ testu sudých smyčkových vložek 62 první řady. K výstupu
7 spínače 4_ testu lichých smyčkových vložek 61 první řady jsou připojeny vstupy lichých smyčkových vložek 61 první řady - označeny:
1.1, 1.3. ... 1.m~17 a k výstupu 48 spínače testu sudých smyčkových vložek 62 první řady jsou připojeny vstupy sudých smyčkových vložek 62 první řady - označeny: 1.2, 1.4, . . . 1.m.
Pro druhou řadu smyčkových vložek je zapojení /obr. 1/ analogické - výstupy 1 3 , 14, čítače 2. impulsů jsou připojeny na vstupy 25 , 26 spínače 2 testu lichých smyčkových vložek 61 a na vstupy 2 7 , 28 spínače £ testu sudých smyčkových vložek 6 2 . K výstu-pu 4 9 spínače 6 jsou pak připojeny vstupy lichých smyčkových vložek 61 druhé řady - označeny: 2.1, 2.3, ...2.m”1, a k výstupu 50 spínače 7_ jsou připojeny vstupy sudých smyčkových vložek 62 druhé řady - označeny:
2.2, 2.4 ... 2 , m .
Počet trojic výstupů čítače 2_ impulsů je shodný s počtem n řad smyčkových vložek a obecně může být libovolný. Pro n-tou řadu smyčkových vložek /obr. 1/ jsou výstupy 16,
17, 18 čítače impulsů připojeny analogicky na vstupy 2 9, 30 spínače 8_ testu lichých smyčkových vložek 61 a na vstupy 31 , 3 2 spínače testu sudých smyčkových vložek 6 2 . K výstupu 51 spínače 8 jsou připojeny vstupy lichých smyčkových vložek 61 n-té řady o značeny n . 1 , n.3, a k výstupu
2 spínače _9 jsou připojeny vstupy sudých smyčkových vložek 62 n-té řady - označeny: n.2, n.4, ...n.m.
Obr. 3 představuje konkrétní provedení obvodu, zapojeného podle vynálezu pro ústřednu se 30 smyčkovými vložkami - 01, 02 ...30, uspořádanými do 3 řad po 10 smyčkových vložkách. Čítač 3_ impulsů pro toto konkrétní zapojení je charakteru modulo 10 s dekódovanými. výstupy ”1 z 10:. Devět z jeho deseti ysrupů, JO, 1 1 , _l_2,j_3, P+, ^2» 16» iZ» 2§ • spojeno se vstupy spínačů lichých smyčkových vložek 61 všech tří řad, realizovaných diodami 3 5 , 3 7 , 3 9 , 4 1 , £3, 45 a se vstupy spínačů sudých smyčkových vložek 62 všech tří rad, realizovaných diodami 36 , 38 , 40 , < 2 , ,44, 46. Výstupy 47 , 4 9, 51 spínačů lichých smyčkových vložek 61 jsou zde přivedeny na vstupy lichých smyčkových vložek 61 všech tří řad a '.vstupy 48, 50, 52 spínačů sudých smyčkových vložek 62 jsou přivedeny na vstupy sudých smyčkových vložek 62 všech tří řad. Výstup 19 čítače 3 je v tomto konkrétním zapojení využit tak, že impuls na něm zastavuje průběh celého testu.
Generátor časové základny /obr, 1/ vyrábí sled impulsů konstantního kmitočtu. Impulsy vstupují do čítače 2, na jehož výstupech .ίο, n_, 22» 12» li>^12’ 12» 12» 12 se objevují řídicí impulsy v pravidelném časovém sledu. Test začíná objevením se náběžné hrany impulsu na výstupu 10 a končí u sestupné hrany impulsu na výstupu 18.
V prvním kroku se objeví řídící impuls na výstupu 10 čítače 2 pří současné absenci impulsů na jeho výstupech ostatních. Tento impuls přijde na vstupy 21 a 23 spínačů 4_ a. 5_, které svými výstupy provedou testování lichých i sudých smyčkových vložek 6 1 a 22 první řady. V dalším kroku testování je přítomen řídicí impuls pouze na výstup 11 čítače 2_. Tento impuls vstupuje pouze do spínače 4_ testu lichých smyčkových vložek 61 první řady a tím je přes výstup 47 spínače £ provedeno testování pouze lichých smyčkových vložek 61 první řady. V dalším kroku se objeví impuls jen na výstupu 12 čítače 2., vstoupí do vstupu 24 spínače 5 testu sudých smyčkových vložek 62, který svým výstupem 48 provede testování sudých smyčkových vložek 62 první řady. Přesunem řídicích impulsů na výstupy 22, 1 4, 15 čítače 2_ se pomocí spínačů 5_ a T_ testují nej prve všechny, potom liché smyčkové vložky 61 a posléze sudé smyčkové vložky 62 druhé řady. V závěru testu se objeví řídicí impulsy na výstupech 1 6 , 1 7 , 18 čítače 2_ a pomocí spínačů 8 -a J9 Proběhne testování všech, pak lichých smyčkových vložek 61 a nakonec sudých smyčkových vložek 62 n-tTJ řady. Potom se celý postup samočinně zastaví.
Na obr. 2 je uvedený časový diagram průběhu testu jednotlivých smyčkových vložek v obecném zapojení /obr. 1/ podle vynálezu. Časy t_p a t_k vyznačují počátek a konec testu, intervaly Tj a, 2lb> 2l c vyznačují první, druhý a třetí krok testování první řady smyčkových vložek, Tj vyznačuje interval testování první řady smyčkových vložek. Analogické označení intervalů T.2a’ 22b» 22c a celkového £2 platí pro druhou radu smyčkových vložek a konečně Tna, Tnb, Tnc a celkového T_n platí pro n-tou řadu smyčkových vložek. Doba celého testu je označena Tt.
Obr. 4 uvádí časový diagram průběhu testu v ústředně se 30 smyčkovými vložkami podle konkrétního zapojení na obr. 3.
Vynálezu dle popisu lze využít všude tam, kde se provádí testování správné funkce signalizačních prvků, uspořádaných ve dvojicích jejichž výstupy jsou spolu spřaženy logickou vazbou dva ze dvou”. Při zjednodušení obslu hy se tak usnadní testování nejen prvků samotných, ale i logické vazby jejich výstupů .

Claims (2)

  1. PŘEDMĚT
    1. Zapojení k testování správné činností smyčkových vložek při použití logických vazeb, vyznačené tím, že alespoň jedna trojice výstupů /10, 11, 12/ čítače /2/ impulsů je spojena s jedním spínačem /4/ testu lichých smyčkových vložek /61/ a s jedním spínačem /5/ testu sudých smyčkových vložek /62/.
    VYNÁLEZU
  2. 2. Zapojení podle bodu 1, vyznačené tím, že výstup /47/ spínače /4/ testu lichých smyčkových vložek /61/ je spojen s alespoň jednou lichou smyčkovou vložkou /61/ a že výstup /47/ spínače /5/ testu sudých smyčkových vložek /62/ je spojen s alespoň jednou sudou s.myčkovou vložkou /62/.
CS842179A 1979-12-05 1979-12-05 Zapojení k testování správné činnosti smyčkových vložek při použití logických vazeb CS209711B1 (cs)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CS842179A CS209711B1 (cs) 1979-12-05 1979-12-05 Zapojení k testování správné činnosti smyčkových vložek při použití logických vazeb
SU807771516A SU987653A1 (ru) 1979-12-05 1980-11-28 Схема контрол правильной работы петельных вставок при использовании логических св зей

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS842179A CS209711B1 (cs) 1979-12-05 1979-12-05 Zapojení k testování správné činnosti smyčkových vložek při použití logických vazeb

Publications (1)

Publication Number Publication Date
CS209711B1 true CS209711B1 (cs) 1981-12-31

Family

ID=5434735

Family Applications (1)

Application Number Title Priority Date Filing Date
CS842179A CS209711B1 (cs) 1979-12-05 1979-12-05 Zapojení k testování správné činnosti smyčkových vložek při použití logických vazeb

Country Status (2)

Country Link
CS (1) CS209711B1 (cs)
SU (1) SU987653A1 (cs)

Also Published As

Publication number Publication date
SU987653A1 (ru) 1983-01-07

Similar Documents

Publication Publication Date Title
JP3001921B2 (ja) 回路試験方法およびその試験方法に適した回路
CA2386670A1 (en) Method and apparatus for testing circuits with multiple clocks
US4870345A (en) Semiconductor intergrated circuit device
US4879718A (en) Scan data path coupling
JPH03115872A (ja) ディジタル集積回路におけるテスト容易化回路
ES2164065T3 (es) Sistema para comprobar la funcion de registro de uso en un sistema de telecomunicacion.
US4424581A (en) Logic circuit with a test capability
CS209711B1 (cs) Zapojení k testování správné činnosti smyčkových vložek při použití logických vazeb
EP0209982B1 (en) Digital integrated circuits
US6295274B1 (en) Redundancy structure in a digital switch
AU711178B2 (en) An electronic blasting system
EP0028091A1 (en) Fault detection in integrated circuit chips and in circuit cards and systems including such chips
SU1683684A1 (ru) Устройство дл психологических исследований
SU1730652A1 (ru) Устройство дл тренировки операторов
SU1520573A1 (ru) Тренажер операторов систем управлени
SU1462319A1 (ru) Устройство дл контрол двухфазных импульсных последовательностей
SU1273924A2 (ru) Генератор импульсов со случайной длительностью
SU898490A1 (ru) Тренажер оператора автоматизированной системы управлени
SU1381481A1 (ru) Программируема логическа матрица
SU610111A1 (ru) Устройство дл контрол систем синхронизации
RU1815666C (ru) Игровой автомат
JPH04291511A (ja) 可変pnチェッカー
SU590804A1 (ru) Устройство дл контрол знаней
SU1019624A1 (ru) Преобразователь цифрового кода в аналоговый сигнал дл устройств отображени телевизионной информации на матричном экране
SU658506A1 (ru) Устройство дл автоматического определени рассто ни до места повреждени на лини х электропередач