CS208226B1 - Zapojení náměti fiat Mikroprocesorového řídicího systému nro obráběcí stroje - Google Patents

Abstract

Zapojení náměti dat mikroprocesorového řídicího systému pro obráběcí stroje. Vynález řeší hrazení řídicích signálů na vstupech paměti dat hradícím signálem paměti dat, takže uvnitř paměti dat nedochází v neadresovaném stavu k signálovým změnám a odběr ze zdroje je stálý. První adresový kanál mikroprocesorového řídicího systému je připojen na adresový vstup adresového hradla, jehož výstup je připojen na adresový vstup pamětového obvodu, druhý adresový kanál je připojen na adresový vstup výběrového obvodu paměti dat, jehož hradící vstup jo připojen na výstup platné adresy paměti systému a třetí adresový kanál je připojen na adresový vstup pomocného výběrového obvodu. Ná první hradící vstup zápisového hradla jo připojen výstup informace o ztrátě napájení a výstup infornace o druhu přenosového cyklu je spojen jak se signálovým vstupem zápisového hradla tak s prvním hladicím vstupem vstupního datového hradla Vynálezu lze použít u obráběcích strojů.

Description

(54) Zapojení náměti fiat Mikroprocesorového řídicího systému nro obráběcí stroje

Zapojení náměti dat mikroprocesorového řídicího systému pro obráběcí stroje. Vynález řeší hrazení řídicích signálů na vstupech paměti dat hradícím signálem paměti dat, takže uvnitř paměti dat nedochází v neadresovaném stavu k signálovým změnám a odběr ze zdroje je stálý. První adresový kanál mikroprocesorového řídicího systému je připojen na adresový vstup adresového hradla, jehož výstup je připojen na adresový vstup pamětového obvodu, druhý adresový kanál je připojen na adresový vstup výběrového obvodu paměti dat, jehož hradící vstup jo připojen na výstup platné adresy paměti systému a třetí adresový kanál je připojen na adresový vstup pomocného výběrového obvodu. Ná první hradící vstup zápisového hradla jo připojen výstup informace o ztrátě napájení a výstup infornace o druhu přenosového cyklu je spojen jak se signálovým vstupem zápisového hradla tak s prvním hladicím vstupem vstupního datového hradla Vynálezu lze použít u obráběcích strojů.

208 226

Vynález se týká zapojení pamětí dat mikroprocesorového řídicího systému pro obráběcí stroje.

Dosavadní mikroprocesorové řídicí systémy používají často pro řízení přenosu dat po datové sběrnici tyto hlavní řídicí signály: zápis do paměti, čtení z paměti, zápis do periferie, Čteni z periferie.

Uvedený soubor řídicích signálů je nevýhodný pro pomalejší paměti, které vyžadují zpomalení funkce mikroprocesoru prostřednictvím signálu vyslaného adresovanou pamětí, nebol pro vysláni tohoto signálu jsou uvedené řídicí signály k dispozici příliš pozdě. Rovněž nejsou vhodné pro pamělové obvody, u nichž je nutnézapsat adresu hranou řídicího signálu.

Uvedené nevýhody odstraňuje zapojení paměti dat mikroprocesorového řídicího systému pro obráběcí stroje.podle vynálezu tím, že využívá řídicích signálů platné adresy paměti platnosti dat a druhu přenosového cyklu. Význačnou vlastností uvedeného zapojení je dále důsledné hrazení všech řídicích signálů na vstupech paměti dat hradícím signálem paměti dat, takže uvnitř paměti dat nedochází v nenaadresovaném stavu k signálovým změnám a odběr ze zdroje je stálý. Snižuje se tím možnost výskytu rušivých signálů vlivem vzájemných nežádoucích signálových vazeb.

Podstatou zapojení podle vynálezu je, že první adresový kanál mikroprocesorového řídicího systému je připojen na adresový vstup adresového hradla, jehož výstup je připojen na adresový vstup pamětového obvodu, druhý adresový kanál je připojen na adresový vstup výběrového obvodu paměti dat, na jehož hradiel vstup je připojen výstup'platné adresy paměti mikroprocesorového řídicího systému a třetí adresový kanál je připojen na adresový vstup pomocného výběrového obvodu. Na první hradící vstup zápisového hradla je připojon výstup informace o ztrátě napájení mikroprocesorového řídicího systému, přičemž výstup informace o druhu přenosového cyklu mikroprocesorového řídicího systému je spojen jak se signálovým vstupem zápisového hradla tak i s prvním hradícím vstupem vstupního datového hradla. Výstupní kanál mikroprocesorového řídicího systému je připojen na datový vstup výstupního datového hradla, výstup informace o platnosti dat mikroprocesorového řídicího systému je spojen s druhým hradícím vstupem vstupního datového hradla, jehož datový výstupní kanál je spojen s datovým vstupem mikroprocesorového řídicího systému. Výstup výběrového qbvodu je spojen s hradicim vstupem adresového hradla, dále.se vstupem zpožďovacího obvodu, s druhým hradícím vstupem zápisového hradla, s hradícím vstupem výstupního datového hradla, se třetím hradícím vstupem vstupního datového hradla a se vstupem zdroje časového impulzu, jehož výstup je spojen s blokovacím vstupem mikroprocesorového řídicího systému. Výstup adresového hradla je spojen adresovým kanálem s adresovým vstupem pamětového obvodu, výstup zpožďovacího obvodu je spojen s hradícím vstupem pomocného výběrového obvodu pamětového podbloku, jehož výstupní výběrový kanál je spojen s výběrovým vstupem pamětového obvodu a výstupní zápisový kanál zápisového hradla je spojen se zápisovým vstupem pamětového obvodu. Výstupní datový kanál datového hradla je spojen s datovým vstupem pamětového obvodu, jehož výstupní datový kanál je spo jen s datovým vstupem vstupního datového hradla.

Přiklad zapojení podle vynálezu je znázorněn na připojeném výkresu představujícím blokové schéma zapojení paměti dat mikroprocesorového řídicího systému pro obráběcí stroje.

První adresový kanál mikroprocesorového řídicího systému χ je připojen na adresový vstup adresového hradla 10, jehož výstup je připojen na adresový vstup pamětového obvodu 2, druhý adresový kanál je připojen na adresový vstup výběrového obvodu 5, paměti dat, na jehož hradiel vstup je připojen výstup platné adresy paměti mikroprocesorového řídicího systému 1 a třetí adresový kanál je připojen na adresový vstup pomocného výběrového obvodu χ. Na první hradiel vstup zápisového hradla»X jo připojen výstup informace o ztrátě napájení mikroprocesorového řídicího systému 1, přičemž výstup informace o druhu přenosového cyklu mikroprocesorového řídicího systému 1 je spojen jak se signálovým

208 226 vstupem zápisového hradla 7 tak i s prvním hradícím vstupem vstupního datového hradla 9. Výstupní kanál mikroprocesorového řídicího systému 1 je připojen na datový vstup výstupního datového hradla 8, výstup informace o platnosti dat mikroprocesorového řídicího systému je spojen s druhým hradícím vstupem vstupního datového hradla 9, jehož datový výstupní kanál je spojen s datovým vstupem mikroprocesorového řídicího systému J.. Výstup výběrového obvodu 5 je spojen s hradícím vstupem adresového hradla 10, dále se vstupem zpoždovacílio obvodu 4, s druhým hradícím vstupem zápisového hradla s hradícím vstupem výstupního datového hradla 8, se třetím hradícím vstupem vstupního datového hradla 9 a se vstunem zdroje 6 časového impulzu, jehož výstup je spojen s blokovacím vstupem mikro procesorového řídicího systému JL· Výstup adresového hradla 10 je spojen adresovým kanálem s adresovým vstupem pamětového obvodu 2, výstup zpoždovacího obvodu 4 je spojen s hradícím vstupem pomocného výběrového obvodu 3 pamětového podbloku, jehož výstupní výběrový kanál je spojen s výběrovým vstupem pamětového obvodu 2. a výstupní zápisový kanál zápisového hradla 2 J^e spojen se zápisovým vstupem pamětového obvodu 2. Výstupní datový kanál datového hradla 8 je spojen s datovým vstupem pamětového obvodu 2., jehož výstupní datový kanál je spojen s datovým vstupem vstupního datového hradla 9.

Zapojení bloku paměti dat mikroprocesorového řídicího systému pro obráběcí stroje funguje takto:

Není-li pamětový obvod 2. adresován, jsou všechny signály na vstupu pamětového obvodu 2 v neaktivním stavu. Přísluší-li část adresy vysílaná na druhém adresovém kanálu mikroprocesorového řídicího systému 2 paměťovému obvodu 2., objeví se při výskytu signálu platné adresy paměti mikroprocesorového řídicího systému JL přivedeného na hradící vstup výběrového obvodu 5. na výstupu tohoto obvodu hradící signál pamětí dat. Tím se odhradí všechny vstupní i výstupní signály pamětového obvodu 2. Částí adresy vysílané po prvním a třetím adresovém kanálu mikroprocesorového řídicího systému 1 jc v paraětovém obvodu 2 naadresována jedna pamělová buňka. Ke spuštění vnitřních adresových dekodérů pamětového obvodu 2 dojde po skončení přípravné doby určené zpožňovacím obvodem kdy přejdou do aktivního stavu signály výstupního výběrového kanálu pomocného výběrového obvodu 3. Hradícím signálem paměti dat se také uvolní zápisové hradlo 7, které nastavuje vnitřní hradla pamětového obvodu 2 na zápis nebo čtení, a to v závislosti na stavu výstupu informace o druhu přenosového cyklu mikroprocesorového řídicího systému 2· %^av tohoto výstupu určí rovněž, zda -$e datové výstupy pamětového obvodu 2 dostanou přes vstupní datové hradlo 9· na datový vstup mikroprocesorového řídicího systému JL či nikoliv. Časovou dobu platnosti dat určuje signál na výstupu informace o platnosti dat mikroprocesorového řídicího systému J.· Při zápisovém cyklu jsou zapisovaná data do paměťového obvodu 2. přivedena na datový vstup pamětového obvodu 2..P⁰ uvolnění výstupního hradla 8 hradícím signálem paměti dat z výběrového obvodu 5.

Dojde-li ke ztrátě hlavního napájení, je zablokováno zápisové hradlo 7 signálem na výstupu informace o ztrátě napájení mikroprocesorového systému Γ, takže je zabráněno případnému nesprávnému zápisu a paměť dat může přejít do záskokového režimu, v němž se uchovají zapsaná data.

Při pomalejších pamětech v paměťovém obvodu 2 dojde při jeho adresaci a tím vzniku hradícího signálu paměti dat na výstupu výběrového obvodu 5 ke spuštění zdroje 6 časového impulzu, ktorý svým výstupním signálem zablokuje na určitou dobu činnost mikroprocesorového řídicího systému 2·

K mikroprocesorovému řídicímu systému J. může být paralelně zapojeno i více pamětí dat podle vynálezu.

Vynálezu lze s výhodou použít u mikroprocesorových řídicích systémů určených pro řízení pohybových i pomocných funkcí obráběcího stroje.

Claims (1)

1. PfiEDMET vynálezu

   Zupojení paměti dat mikroprocesorového řídicího systému pro obráběcí stroje, vyznačené tim, žo první adresový kanál mikroprocesorového řídicího systému (1) je připojen na adresový vstup adresového hradla (10), jehož výstup je připojen na adresový vstup pamětového obvodu (2), druhý adresový kanál je připojen na adresový vstup výběrového obvodu (5) paměti dat, na jehož hradící vstup je připojen výstup platné adresy paměti mikroprocesor rového řídicího systému (1), třetí adresový kanál je připojen na adresový vstup pomocného výběrového obvodů (3), na první hradící vstup zápisového hradla (7) je připojen výstup informace o ztrátě napájení mikroprocesorového řídicího systému (1), přičemž výstup informace o druhu přenosového cyklu mikroprocesorového řídicího systému (1) je spojen jak se signálovým vstupem zápisového hradla (7) tak s prvním hradícím vstupem vstupního datového hradla (9), výstupní kanál mikroprocesorového řídicího systému (1) je připojen na datový vstup výstupního datového hradla (8), výstup .informace o platnosti dat mikroprocesorového řídicího systému (1) je spojen s druhým hradícím vstupem vstupního datového hradla (9), jehož datový výstupní kanál jo spojen s datovým vstupem mikroprocesorového řídicího systému (1), přičemž výstup výběrového obvodu (5) je spojen s hradícím vstupem adresového hradla (10), se vstupem zpožďovacího obvodu (4), s druhým hradícím vstupem zápisového hradla (7), s hradícím vstupem výstupního datového hradla (8), se třetím hradí cím vstupem vstupního datového hradla (9) a se vstupem zdroje (6) časového impulzu, jehož výstup je spojen s blokovacím vstupem mikroprocesorového řídicího systému (1), výstup adresového hradla (10) je spojen adresovým kanálem s adresovým vstupem pamčtového obvodu (2), výstup zpožďovacího obvodu (4) jo spojen s hradícím vstupem pomocného výběrového obvodu (3) parcelového podbloku, jehož výstupní výběrový kanál je spojen s výběrovým vstupem parcelového obvodu (2), výstupní zápisový kanál zápisového hradla (7) je spojen se zápisovým vstupem panelového obvodu (2), výstupní datový kanál výstupního datového hradla (8) je spojen s datovým vstupem pamělového obvodu (2), jehož výstupní datový kanál je spojen s datovým vstupem vstupního datového hradla (9).