CS207082B1 - Multiplier in the system with mobile comma containing the solid memories - Google Patents
Multiplier in the system with mobile comma containing the solid memories Download PDFInfo
- Publication number
- CS207082B1 CS207082B1 CS816079A CS816079A CS207082B1 CS 207082 B1 CS207082 B1 CS 207082B1 CS 816079 A CS816079 A CS 816079A CS 816079 A CS816079 A CS 816079A CS 207082 B1 CS207082 B1 CS 207082B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- register
- logarithm
- exponent
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
ČESKOSLOVENSKA SOCIALISTICKÁ POPIS VYNÁLEZU 207082 (11) 1 (Bl) R E P U B L 1 K A ( 19 ) K AUTORSKÉMU OSVĚDČENÍ (22) Přihlášeno 27 11 79 (51) Int. Cl.3 G 06 F 7/52 (21) (PV 8160-79) (40) Zveřejněno 15 09 80 ÚŘAD PRO VYNÁLEZY (45) Vydáno 15 10 83 A OBJEVY (75)
Autor vynálezu ZDRAŽIL ZDENEK ing., PRAHA (54) Násobička v soustavě s pohyblivou čárkou obsahující pevné paměti
Vynález se týká násobičky v soustavě s po-hyblivou čárkou obsahující pevné paměti.
Dosud se používá pro násobení v oblastičíslicové techniky buď násobiček založenýchna technických prostředcích, nebo násobičekzaložených na programových prostředcích.Násobičky založené na technických prostřed-cích jsou obecně rychlejší a z hlediska reali-zace nákladnější než násobičky založené naprogramových prostředcích.
Nevýhodou současného stavu je aplikacenásobiček v soustavě s pohyblivou čárkou,kdy je nutné po každé operaci násobení apli-kovat relativně rozsáhlý programový bloknormalizace. Výhody provedení podle vynálezu spočíva-jí ve spojení operace násobení s operací nor-malizace. Obě tyto operace jsou vykonáványtechnickými prostředky, což umožňuje dosa-žení rychlosti vyšší než při stávajících způ-sobech. Základem jsou tabulky logaritmů aantilogaritmů uložené v pevných pamětech.Násobení je pak nahrazeno výběrem logarit-mů pro dané operandy, jejich součtem a na-lezením výsledku v tabulce antilogaritmů.Normalizace je provedena jednoduše na úrov-ni logaritmů využitím přenosu při součtu lo-garitmů.
Podstata násobičky podle vynálezu spočíváv tom, že výstup mantisy prvního čísla vstup-ního registru je proveden se vstupem první- ho bloku tabulky logaritmů, jehož výstup jenapojen na první vstup sčítačky logaritmů.Výstup mantisy druhého čísla vstupního re-gistru je propojen se vstupem druhého blokutabulky logaritmů jehož výstup je napojenna druhý vstup sčítačky logaritmů jejíž souč-tový výstup je propojen přes blok tabulkyantilogaritmů na mantisový vstup výstupní-ho registru. Výstup exponentu prvního číslavstupního registru je propojen s prvním vstu-pem sčítačky exponentů, výstup exponentudruhého čísla vstupního registru je propojens druhým vstupem sčítačky exponentů jejížvýstup je propojen přes blok řízeného přičte-ní čísla — 1 s exponentovým vstupem vý-stupního registru. Přenosový výstup sčítačkylogaritmů je napojen na řídicí vstup bloku ří-zeného přičtení čísla — 1. Příklad zapojení .podle vynálezu je znázor-něn na výkrese, který představuje blokovéschéma násobičky. Výstup mantisy prvního čísla vstupního re-gistru 1 je propojen se vstupem prvního blo-ku 2 tabulky logaritmů, jehož výstup je napo-jen na první vstup sčítačky 4 logaritmů. Vý-stup mantisy druhého čísla vstupního regi-stru 1 je propojen se vstupem druhého bloku3 tabulky logaritmů, jehož výstup je napojenna druhý vstup sčítačky 4 logaritmů, jejížsoučtový výstup je propojen přes blok 5 ta-bulky antilogaritmů na'mantisový vstup vý- 207082
Claims (2)
- 2 stupního registru 6. Výstup exponentu prv-ního čísla vstupního registru 1 je propojens prvním vstupem sčítačky 7 exponentů. Vý-stup exponentu druhého čísla vstupního re-gistru 1 je propojen s druhým vstupem sčí-tačky 7 exponentu, jejíž výstup je napojenpřes blok 8 řízeného přičtení čísla — 1 s ex-ponentovým vstupem výstupního registru 6.Přenosový výstup sčítačky 4 logaritmů je na-pojen na řídicí vstup bloku 8 řízeného přičte-ní čísla — 1. Podstatou činnosti násobičky je aplikacelogaritmování na operaci násobení v soustavěs pohyblivou čárkou. Čísla jsou v ní zpravidlavyjádřena následujícím způsobem: A = x . 2', B = y . 2J, 0,5 < x, y < 1. Vzhle-dem k použité binární formě represen-tace čísel jsou optimální logaritmy o základu
- 2. Operaci násobení odpovídá v prostoru lo-garitmů operace sčítání a tedy: A . B = anti-log (log A + log B) = 2i+j antilog (log x +log y) = 2i + j z. Tabulky logaritmů ve sché-matu jsou obsaženy v pevných pamětech. Nakaždé adrese je v paměťovém slovu uloženlogaritmus číselného vyjádření adresy. Přive-dením mantisy na vstup této paměti se získána jejím výstupu odpovídající logaritmus. Posečtení logaritmů obou mantis se stejnýmzpůsobem odlogaritmují v tabulce antiloga-ritmů. Exponenty obou vstupních operandujsou sečteny a v závislosti na hodnotě přeno-su ze sčítačky logaritmů je k výsledku při- PŘEDMÉT Násobička v soustavě s pohyblivou čárkouobsahující pevné paměti, vyznačená tím, ževýstup mantisy prvního čísla vstupního re-gistru (1) je propojen se vstupem prvníhobloku (2) tabulky logaritmů, jehož výstup jenapojen na první vstup sčítačky (4) logarit-mů, výstup mantisy druhého čísla vstupníhoregistru (1) je propojen se vstupem druhéhobloku (3) tabulky logaritmů, jehož výstup jenapojen na druhý vstup sčítačky (4) logarit-mů, jejíž součtový výstup je propojen přesblok (5) tabulky antilogaritmů na mantisový čteno číslo -— 1 nebo 0. Jestliže je přenos zesčítačky logaritmů jednotkový, pak výslednámantisa bude v normalizovaném rozsahu,když výsledný exponent se sníží o jednotku.Při nulovém přenosu ze sčítačky logaritmůje výsledek v normalizovaném tvaru při pou-hém sečtení exponentů obou operandů. Zá-porná čísla lze transformovat na kladná aznaménko generovat externě. Soustava s po-hyblivou čárkou umožňuje, vzhledem k nor-malizaci, vypuštění i prvního bitu za znamén-kovým bitem, neboť jeho hodnota bude vždyjednotková. Paměť s organizací 256 X 8 bitůtím například umožní realizaci tabulky loga-ritmů pro desetibitovou mantisu, jejíž loga-ritmus bude vyjádřen s osmibitovou přesnos-tí. Vynálezu je možné s výhodou použít zej-ména v oblasti mikropočítačové techniky, kdeje operace násobení zpravidla vykonávána re-lativně pomalým podprogramem. Nelze zdeekonomicky využít rychlých bipolárních ná-sobiček v integrovaném provedení, neboť je-jich cena několikanásobně převyšuje cenuprůměrného mikroprocesoru. Výrazně můžeaplikace vynálezu ovlivnit rychlost výpočtuv regulační smyčce. Nespornou výhodou čin-nosti násobičky je její asynchronní režim čin-nosti-. Znamená to, že po- definovaném zpož-dění, daném použitými součástkami, je výsle-dek operace ve výstupním registru. VYNÁLEZU vstup výstupního registru (6), výstup -expo-nentu prvního čísla vstupního registru (1) jepropojen s prvním vstupem sčítačky (7) expo-nentů, výstup exponentu druhého číslavstupního registru (1) je propojen s druhýmvstupem sčítačky (7) exponentů, jejíž výstupje propojen přes blok (8) řízeného přičteníčísla — 1 s exponentovým vstupem výstupní-ho registru (6), a přenosový výstup sčítačky(4) logaritmů je napojen na řídicí vstup bloku(8) řízeného přičtení čísla — 1. 1 výkres
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS816079A CS207082B1 (en) | 1979-11-27 | 1979-11-27 | Multiplier in the system with mobile comma containing the solid memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS816079A CS207082B1 (en) | 1979-11-27 | 1979-11-27 | Multiplier in the system with mobile comma containing the solid memories |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS207082B1 true CS207082B1 (en) | 1981-07-31 |
Family
ID=5431805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS816079A CS207082B1 (en) | 1979-11-27 | 1979-11-27 | Multiplier in the system with mobile comma containing the solid memories |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS207082B1 (cs) |
-
1979
- 1979-11-27 CS CS816079A patent/CS207082B1/cs unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920005226B1 (ko) | 부동 소수점 연산장치 | |
| US4727508A (en) | Circuit for adding and/or subtracting numbers in logarithmic representation | |
| US9753695B2 (en) | Datapath circuit for digital signal processors | |
| US6240338B1 (en) | Seed ROM for reciprocal computation | |
| US3678259A (en) | Asynchronous logic for determining number of leading zeros in a digital word | |
| US3210737A (en) | Electronic data processing | |
| CS207082B1 (en) | Multiplier in the system with mobile comma containing the solid memories | |
| US3736413A (en) | Pre-conditioned divisor trial quotient divider | |
| GB2207784A (en) | Serial arithmetic processor | |
| US4941118A (en) | Division circuit having an operation loop including an adder and multiplier | |
| US5305247A (en) | Method and processor for high-speed convergence factor determination | |
| GB1321067A (en) | Digital calculating apparatus | |
| JPS57196351A (en) | Floating point multiplying circuit | |
| Bottenbruch et al. | On translation of Boolean expressions | |
| RU2022338C1 (ru) | Устройство для умножения | |
| JPS5330838A (en) | Erasing method of erasable rom | |
| GB2112976A (en) | Floating point digital differential analyzer | |
| JPS57105042A (en) | Data processing device | |
| Maurer | Proving the correctness of a flight-director program for an airborne minicomputer | |
| IT1027347B (it) | Calcolatrice elettronica programmabile | |
| JPS56143049A (en) | Output circuit | |
| SU822143A2 (ru) | След ща система | |
| JPS5764863A (en) | Information processor system | |
| Lewis | Logarithms | |
| KR940008610B1 (ko) | 고속 수렴 인자 결정 방법 및 프로세서 |