CS204451B1

CS204451B1 - Connection of the frequency divider

Info

Publication number: CS204451B1
Application number: CS605677A
Authority: CS
Inventors: Stanislav Tomek
Original assignee: Stanislav Tomek
Priority date: 1977-09-19
Filing date: 1977-09-19
Publication date: 1981-04-30

Description

Vynález sa týká zapojenia deliča frekvencie, ktorý sa používá na delenie frekvencie pravoúhlých impulzných prebehov napStia v zariadeniach číslicovej techniky.The invention relates to a frequency divider which is used to divide the frequency of rectangular pulse voltage surges in digital equipment.

Na delenie kmitočtu sa najčastejšie používajú asynchronně a synchronně čítače. V základnom zapojení umožňujú deliť kmitočet s koefioientom delenia 2N, kde N je prirodzené číslo. Ako deliče kmitočtu mfižu pracovat aj vhodné upravené posuvné registre, Pri ich použití koefioientom delenia mfiže byt 1’ubovoTné prirodzené číslo.Asynchronous and synchronous counters are most often used for frequency division. In the basic circuit, they allow to divide the frequency with the coefficient of division 2N, where N is a natural number. Appropriate modified shift registers may also function as frequency dividers. Any natural number may be used when using a coefficient of division.

Dělič frekvencie podl’a vynálezu v podstatnej miere odstraňuje nedostatky vyššie uvedených zapojení deličov kmitočtu a umožňuje získávat impulzné priebehy o rfiznych nižších frekvenciách odvodených od základného priebehu s vyššou frekvenciou.The frequency divider according to the invention substantially eliminates the drawbacks of the above-mentioned frequency divider connections and makes it possible to obtain pulse waveforms at lower frequency frequencies derived from the higher frequency base waveform.

Podstata vynálezu spočívá v tom, že vstupná svorka je spojené s prvými vstupmi dvojvstupového hradla a trojvstupových hradiel, zatial’ čo druhé vstupy óvojvstupového hradla a trojvstupových hradiel sú zapojené s invertovanými výstupmi klopných obvodov a tretie vstupy trojvstupových hradiel sú spojené jednak s výstupmi klopných obvodov a jednak s druhými vstupmi dvojvstupových hradiel, ktorých výstupy cez spínače sú spojené s výstupnou svorkou a tiež 8 prvými vstupmi dalších hradiel, zatiaT čo druhé vstupy dalších hradiel sú spojené s výstupmi hradiel a výstupy dalších hradiel sú spojené so vstupmi hodinových impulzov klopných obvodov.SUMMARY OF THE INVENTION The input terminal is connected to the first inputs of the two-input gate and the three-input gates, while the second inputs of the six-input gate and the three-input gates are connected to inverted flip-flop outputs and the third inputs of the three-input gates are connected on the one hand, the second inputs of the two-gate gates whose outputs via switches are connected to the output terminal, and also the first 8 inputs of the other gates, while the second inputs of the other gates are connected to the gate outputs and the other gates are connected to the clock inputs of flip-flops.

Hlavnými výhodami zapojenia je jednoduchost, bloková koncepcia, možnost deleniaThe main advantages of the connection are simplicity, block concept, possibility of division

204 451204 451

204 451 frekvencie 1’ubovoTným prirodzeným číslom, dostatočná rýchlosť, ktoré závisí len od druhu použitých logických prvkov a dobrá spoTahlivosť.204 451 frequency by any natural number, sufficient speed that depends only on the type of logic elements used and good reliability.

Na obr. 1 je znázorněná celkové schéma zapojenia deliča frekvencie, na obr. 2 je znázorněná schéma základného bloku deliča a na obr, 3 sú nakreslené časové prieběhy signálov v dfiležitých bodoch deliča při koeficientoch delenia 2, 3 a 4.In FIG. 1 is an overall circuit diagram of the frequency divider; FIG. 2 is a schematic diagram of a splitter base block, and FIG. 3 is a graph showing the waveforms of signals at important splitter points at 2, 3, and 4 split coefficients.

Dělič frekvencie má charakter blokového usporiadania. Základnou stavebnou jednotkou deliča je základný blok deliča, ktorý je znázorněný na obr. 2.The frequency divider has the character of a block arrangement. The divider base building unit is the divider base block shown in FIG. Second

Základný blok pozostáva z klopného obvodu £ typu I, ktorého neinvertovaný výstup £ je spojený s prvým vstupom dvojvstupového invertujúeeho hradla D a s prvým vstupom trojvstupového hradla A ďalšieho bloku. Výstup dvojvstupového hradla D je cez spínač S spojený s prvým vstupom dvojvstupového invertujúeeho hradla B a výstupmi svorku 0. Invertovaný výstup Q klopného obvodu £ je spojený s třetím vstupom trojvstupového invertujúeeho hradla A, ktorého druhý vstup je spojený e druhým vstupom dvojvstupového hradla D a so vstupnou svorkou I, Výstup trojvstupového hradla A je spojený s druhým vstupom dvojvstupového hradla B a výstup dvojvstupového hradla B je spojený so vstupom pre hodinové impulzy Ck klopného obvodu £.The base block consists of a Type I flip-flop whose non-inverted output 6 is connected to the first input of the two-input inverting gate D and to the first input of the three-input gate A of the next block. The output of the double-input gate D is connected via a switch S to the first input of the double-input inverting gate B and the outputs to terminal 0. The inverted output Q of the flip-flop is connected to the third input of the three-input inverting gate A. the output of the three-gate gate A is connected to the second input of the two-gate gate B and the output of the two-gate gate B is connected to the input for the clock pulses Ck of the flip-flop circuit 6.

Zložením základných blokov do sériového reťazea sa vytvoří dělič frekvencie, ktorého koeficient delenia je určený počtom základných blokov v slučke uzavretej cez spínač S. Ak je koeficient delenia označený písmenom P, potom platí, žeBy assembling the basic blocks into a serial chain, a frequency divider is created whose division coefficient is determined by the number of base blocks in the loop closed via switch S. If the division coefficient is designated by the letter P, then

P = U + 1 kde M je počet základných blokov v uzavretej slučke.P = U + 1 where M is the number of basic blocks in the closed loop.

Vynález bližšie objasní popis funkcie deliča frekvencie pre koeficienty delenia 2, 3 a 4.The invention will further illustrate the description of the function of the frequency divider for the split coefficients 2, 3 and 4.

Dělič frekvencie pracuje s koeficientom delenia 2 pri zopnutí spínače S^. Předpokládejme, že dělič kmitočtu bol cez vstup R vynulovaný, t.j. na neinvertovanom výstupe £ klopného obvodu £^ je logická 0. Po přivedení pravoúhlého obdížnikového priebehu so základným kmitočnom F na vstup χ, dělič frekvencie začne svoju činnost. Prvým impulzom, ktorý přejde cez otvorené hradlá A^ a B^ na hodinový vstup Ck klopného obvodu C^, sa klopný obvod C^ překlopí do stavu logickéj 1 /Q^al/, čím uvoTní hradlo a zablokuje hradlo A^. Druhý impulz přejde oez hradlo D^ a spínač na výstup 0 deliča frekvencie a súčasne cez hradlo znovu na hodinový vstup Ck klopného obvodu C^, ktorý překlopí do stavu logickéj 0 /<3=0/. V dfisledku toho sa uvoTní hradlo A^ a zablokuje hradlo D^. Príchodom dalších impulzov na vstup χ popísáný dej sa periodicky opakuje. Na výstupe 0 je možné namerať impulzný priebeh s frekvenciou f/2. časové priebehy signálov pre dělič frekvencie s koeficientom delenia 2 sú zobrazené na obr, 3a. V prvom riadku je nakreslený impulzný priebeh so základným kmitočtom f, ktorý je přivedený na vstup χ. V druhom riadku je priebeh signálov na výstupe £ klopného obvodu £_χ a v treťom riadku je nakreslený priebeh impulzov na výstupe £ deliča frekvencie s frekvenciou F/2.The frequency divider operates with a dividing factor of 2 when the switch S1 is closed. Suppose that the frequency divider has been reset via input R, that is, logic 0 at the non-inverted output of flip-flop circuit. When the rectangular waveform with the fundamental frequency F is applied to input χ, the frequency divider starts operation. By the first pulse, which passes through the open gates A ^ and B ^ to the clock input Ck of the flip-flop circuit C ^, the flip-flop circuit C ^ flips to the logic 1 (Q ^and I) state, releasing the gate and blocking the gate A ^. The second pulse passes from gate D ^ and the switch to output 0 of the frequency divider and at the same time via gate again to clock input Ck of flip-flop C ^, which switches to logic 0 / <3 = 0 /. As a result, gate A 1 is released and gate D 1 is blocked. Upon arrival of additional pulses at the input χ, the described event is repeated periodically. At the output 0 it is possible to measure the pulse waveform with frequency f / 2. the waveforms of the frequency divider coefficient 2 signals are shown in FIG. 3a. The first line shows the pulse waveform with the fundamental frequency f that is applied to the input χ. In the second line, the waveform of the output obvodu of the flip-flop £ _χ is shown, and in the third line, the waveform of the pulse output £ of the frequency divider F / 2 is plotted.

Pri zopnutí spínače Sg dělič frekvencie bude pracovat s koeficientom delenia P=3.When the switch Sg is switched on, the frequency divider will operate with a division coefficient P = 3.

204 4S1204 4S1

V tomto případe v uzavretej slučke sú zahrnuté dva základné bloky. Činnost deliča frekvencie s koeficientom delenia P=3 je podobné činnosti deliča s koefioientom delenia P=2. Prvý impulz překlopí klopný obvod do stavu logickéj 1. Tým sa uvolní hradlo Ag a zablokuje hradlo A^. Nasledujúci impulz přejde cez hraaiá Ag a Bg na hodinový vstup Ck klopného obvodu Cg a překlopí ho do stavu logickéj 1, v dfisledku čoho sa uvol’ní hradlo Dg ^a zablokuje hradlo Ag. Třetí impulz přejde cez hradlo Dg a spínač Sg na výstup O a súčasne cez hradlé a Bg na hodinové vstupy klopných obvodov a C₂, ktoré překlopí ůo stavov logickéj 0. Príchodom dalších impulzov na vstup I sa popísaný dej opakuje.In this case, two basic blocks are included in the closed loop. The operation of a frequency divider with a division coefficient P = 3 is similar to that of a divider with a coefficient of division P = 2. The first pulse flips the flip-flop to logic 1. This releases gate Ag and blocks gate A1. The next pulse passes through the play Ag and Bg to the clock input Ck of the flip-flop Cg and flips it to logic 1, as a result of which the gate Dg is released ^{and the} gate Ag is blocked. The third pulse passes through the gate Dg and the switch Sg to the output O and simultaneously through the gate and Bg to the flip-flop clock inputs and C ₂ , which flips the logic 0 states.

Na obr. 3 sú nakreslené časové priebehy signélov pre dělič frekvencie s koeficientom delenia P=3. V prvom riadku je impulzný priebeh so základnou frekvenciou f, v druhom a tretom riadku sú priebehy signélov na výstupoch £ klopných obvodov C^ a Cg a vo štvrtom riadku je nakreslený impulzný priebeh s frekvenciou f/3 na výstupe 0 deliča frekvencie.In FIG. 3 shows the waveforms of the signals for a frequency divider with a division coefficient P = 3. In the first line there is a pulse waveform at the base frequency f, in the second and third lines there are waveforms at the outputs kl of the flip-flops C ^ and Cg and in the fourth row the pulse waveform at f f 3 is drawn at the output 0 of the frequency divider.

Dělič frekvencie s koeficientom delenia 4 bude pracovat a koeficientom delenia P=4 zapnutím spínače S^. Jeho funkcia je zhodné s funkciou deliča frekvencie s koeficientom delenia P=3. Rozdiel je jedine v počte základných blokov, ktoré sú zahrnuté v uzavretej slučke. Časové priebehy signélov pře dělič frekvencie s koeficientom delenia P=4 sú nakreslené na obr. 3c.A frequency divider with a coefficient of division 4 will operate and a coefficient of division P = 4 by switching the switch S1. Its function is identical to that of a frequency divider with a division coefficient P = 3. The only difference is in the number of basic blocks that are included in the closed loop. The waveforms of the frequency divider with a coefficient of distribution P = 4 are shown in FIG. 3c.

Claims

OBJECT OF THE INVENTION

Frequency divider circuit, in particular in digital devices, characterized in that the input terminal (1) is connected to the first inputs of the two-input gates (D ^, Dg, ... Djj) of the two-input gates (A ^) and the three-input gates (Ag, Aj). While the second inputs of the two-input gate (A ^) and the three-input gate (Ag, A ^) are connected to the inverted outputs of the flip-flop circuits (C ^, Cg). .. C _N / a third inputs of three-gate gates (Ag, A ^, ... Ajj) are connected to outputs (Q) of flip-flops / σ _χ , Cg, ... Cjj / and second inputs of two gate inputs (D ^, Dg, ... Bjj) whose outputs via switches (S ^, Sg, ... S ^) are connected to the output terminal (0) and also to the first inputs of the other gates (B ^, Bg,). .. B ^ /, while the other inputs of other gates / B _1, Bg ... Bjj / are connected to the inputs of clock signals / C ^ / flip-flops / θ _1, Cg ... CJJ /.