CS200902B1

CS200902B1 - Connection for distribution of data between the memory and plurality of outer blocks

Info

Publication number: CS200902B1
Application number: CS640578A
Authority: CS
Inventors: Ivan Bartunek; Stanislav Drapal; Jan Kryska; Petr Stroner
Original assignee: Ivan Bartunek; Stanislav Drapal; Jan Kryska; Petr Stroner
Priority date: 1978-10-03
Filing date: 1978-10-03
Publication date: 1980-10-31

Description

Vynález se týká zapojení pro distribuci dat mezi pamětí a více vnějšími bloky, které je určeno pro multiplexní přenos dat mezi operační pamětí a libovolnými vzdálenými vnějšími bloky, kterých může být napojeno na daný obvod libovolný počet.BACKGROUND OF THE INVENTION The present invention relates to a circuit for distributing data between a memory and a plurality of outer blocks, which is intended for multiplexing data transmission between a memory and any remote outer blocks, of which any number can be connected to a given circuit.

Dosud známá zapojení řeší problém připojování vnějších zařízení na společnou pamět relativně složitým způsobem, například propojováním přes aritmetickou jednotku systému, popřípadě umožňují přímé napojení pouze několika vybraných hardwarových celků. Jejich výběr se řídí například způsobem připojení vybraných hardwarových celků na sběrnice systému. Takové řešení je málo univerzální a vede k obtížnějšímu přizpůsobení konkrétní konfigurace systému.The hitherto known solutions solve the problem of connecting external devices to the common memory in a relatively complicated manner, for example by interconnecting via the arithmetic unit of the system, or they allow direct connection of only a few selected hardware units. Their selection is governed, for example, by the method of connecting selected hardware units to the system buses. Such a solution is less versatile and makes it more difficult to adapt a particular system configuration.

Další zapojení jsou vybavena pro tento účel speciální aritmetickou jednotkou. Začlenění speciální aritmetické jednotky do systému vede ke značné složitosti systému a ke zpomalování přenosu. Podobné nevýhody má též zařazení paralelního procesoru do systému, které znamená hlavně zvýšení objemu součástek. Jsou též známá zapojení, která využívají systém zvláštních datových sběrnic, které jsou slučovány s vnitřními a vnějšími sběrnicemi systému pomocí zvláště k tomu určených slučovaoích obvodů, což vede ke zpomalování přenosů a relativní složitosti zapojení.Other connections are equipped with a special arithmetic unit for this purpose. Incorporating a special arithmetic unit into the system leads to considerable system complexity and slows transmission. Similar disadvantages are also the inclusion of a parallel processor in the system, which mainly means an increase in the volume of components. Connections are also known which utilize a particular data bus system which are combined with the internal and external buses of the system via specially designed merge circuits, resulting in slower transmissions and relative wiring complexity.

200 902200 902

Nevýhody známých zapojení odstraňuje zapojení sestávající z adresového obvodu, datového registru, paměťového bloku, řídícího obvodu, z vnějších bloků, přepojovacího obvodu, registru vnější adresy, dekodéru adresy a komparačního obvodu podle vynálezu, Jehož podstata spočívá v tom, že skupinový vstup adresového obvodu je spojen s hradlovaným skupinovým výstupem adresového obvodu, s prvním skupinovým vstupem datového registru, s hradlovaným skupinovým výstupem datového registru, s obousměrným skupinovým vstupem přepojovacího obvodu, s prvním skupinovým vstupem registru vnější adresy a s hradlovaným skupinovým výstupem registru vnější adresy. První skupinový výstup registru vnější adresy je spojen s první skupinovým vstupem komparačního obvodu. Výstup komparačního obvodu je spojen s komparačním vstupem řídicího obvodu. První výstup řídicího obvodu je spojen s řídicím vstupem adresového obvodu. Informační výstup adresového obvodu je spojen s adresovým vstupem řídicího obvodu. Časovači vstup řídicího obvodu je spojen s prvním časovacím vstupem zapojení. Ovládací vstup zapojení je spojen s ovládacím vstupem řídicího obvodu. Druhý výstup řídicího obvodu je spojen se druhým časovacím vstupem zapojení a s čaaovacím vstupem paměťového bloku. Datový skupinový výstup paměťového bloku je spojen s druhým skupinovým vstupem datového registru. Přímý skupinový výstup datového registru je spojen s datovým skupinovým vstupem paměťového bloku. Druhý skupinový výstup registru vnější adresy je spojen se skupinovým vstupem dekodéru adresy. Skupinový výstup dekodéru adresy je spojen se druhým skupinovým vstupem komparačního obvodu. Každý Informační vstup komparačního obvodu je spojen s informačním výstupem odpovídajícího vnějšího bloku. Adresový vstup každého vnějšího bloku je spojen s vnějším adresovým vstupem zapojení a se čtvrtým výstupem řídicího obvodu. Třetí výstup řídicího obvodu je spojen s prvním vstupem přepojovacího obvodu. Skupinový výstup přepojovacího obvodu je spojen se skupinovým vstupem každého vnějšího bloku. Skupinový výstup každého vnějšího bloku je spojen se druhým skupinovým vstupem přepojovacího obvodu.The disadvantages of known circuits are eliminated by the circuit consisting of an address circuit, a data register, a memory block, a control circuit, external blocks, a switch circuit, an external address register, an address decoder and a comparator circuit according to the invention. coupled to the gated group output of the address circuit, the first group input of the data register, the gated group output of the data register, the bidirectional group input of the switching circuit, the first group input of the external address register, and the gated group output of the external address register. The first group output of the external address register is coupled to the first group input of the comparator circuit. The comparator output is coupled to the comparator input of the control circuit. The first control circuit output is coupled to the address circuit control input. The address output information output is coupled to the address input of the control circuit. The control input timing input is coupled to the first wiring timing input. The wiring control input is connected to the control input of the control circuit. The second control circuit output is coupled to the second wiring timing input and the memory block timing input. The data group output of the memory block is connected to the second group input of the data register. The direct group output of the data register is connected to the data group input of the memory block. The second group output of the external address register is associated with the group input of the address decoder. The group output of the address decoder is coupled to the second group input of the comparator circuit. Each comparator information input is coupled to the information output of the corresponding outer block. The address input of each outer block is connected to the external address input of the wiring and to the fourth output of the control circuit. The third output of the control circuit is coupled to the first input of the switch circuit. The group output of the switching circuit is connected to the group input of each outer block. The group output of each outer block is connected to the second group input of the switching circuit.

Zapojení pro distribuci dat mezi pamětí a více vnějšími bloky podle vynálezu je oproti dosud známým zapojením jednodušší a vyniká kompaktností, což má výhody při jeho začleňování do větších logických celků a umožňuje dosažení vysokých přenosových rychlostí. Vybavení dekodérem adresy realizovaným pomocí pevné paměti zjednodušuje komparační obvod. Vnějším blokem může být například externí zařízení počítače se samostatnou funkcí. Přenos dat se může realizovat buď směrem od paměti do vybraného vnějšího bloku nebo směrem od vnějšího bloku k paměti. Přitom k uskutečnění přenosu dochází pouze tehdy, je-li v souhlase přednastavená adresa zvoleného vnějšího bloku s informací z tohoto bloku o připravenosti k přenosu. Vnější blok se připojuje pomocí přepojovacího obvodu k datovému registru, přes který se data dostávají do a z paměti. Zapojení je zvláště výhodné pro napojování rychlých synchronních zařízení na paměť, neboť data se v zapojení přenášejí mezi pamětí a externím zařízením přímo bez přenosu přes další registry, například střadače.The circuitry for distributing data between memory and multiple outer blocks according to the present invention is simpler and more compact than the prior art circuitry, which has the advantages of integrating it into larger logical units and allowing high data rates to be achieved. Providing an address decoder implemented using a fixed memory simplifies the comparator circuit. For example, the external block may be an external device of a computer with a separate function. Data transmission can be either from the memory to the selected outer block or from the outer block to the memory. At the same time, the transmission takes place only if the address of the selected outer block with the readiness for transmission is preset in accordance with the preset address. The outer block is connected by means of a switching circuit to the data register, through which the data is transferred to and from the memory. The wiring is particularly advantageous for connecting fast synchronous devices to the memory, since the wiring data is transferred between the memory and the external device directly without transmission via other registers, for example, storage devices.

Zapojení je schematicky znázorněno na přiloženém výkrese. Zapojení pro distribuci dat mezi pamětí a více vnějšími bloky sestává z následujících celků. Adresový obvod 11The wiring diagram is shown schematically in the attached drawing. The circuitry for distributing data between memory and multiple outer blocks consists of the following units. Address circuit 11

- 3 200 902 je sestaven z registrů a hradel, slouží pro určení adresy buněk pamětí obsažených v přenášeném bloku. Datový registr 12 doplněný hradly je určen k přenosu informace do paměti a z paměti. Paměťový blok 13 obsahuje pamět a ovládací obvody potřebné pro výběr adresy a zapsání a čtení dat do paměti. Řídicí obvod 14 je sestaven z hradel a klopných obvodů. Vnější bloky 1511 až 151N v sobě zahrnují obvody mezistyku, které jsou součástí zapojení a vlastní vnější zařízení, které je schopné samostatné funkce a se kterým pamět komunikuje. Přepojovací obvod 18 obsahuje hradla, která zajišťují správný směr přenosu dat. Registr 19 vnější adresy je registr doplněný hradly. Uchovává pořadové číslo periferie, která má být na pamět napojena. Dekodér 20 adresy je realizován pevnou pamětí tak, aby se co nejvíce zjednodušil komparační obvod 21, který porovnává adresu uloženou v registru 19 vnější adresy s výstupy z vnějších bloků 151 až 15M. Skupinový výstup 111 adresového obvodu 11 je spojen s hradlovaným skupinovým výstupem 112 adresového ohvodu 11. ® prvním skupinovým vstupem 121 datového registru 12. s hradlovaným skupinovým výstupem 122 datového registru 12. s obousměrným skupinovým vstupem 182 přepojovacího obvodu .18, s prvním skupinovým vstupem 191 registru 19 vnější adresy a s hradlovaným skupinovým výstupem 192 registru 19 vnější adresy. Skupinový výstup 192 registru 19 vnější adresy je spojen a prvním skupinovým vstupem 211 komparačního obvodu 21. Výstup 216 komparačního obvodu 21 je spojen s komparačním vstupem 144 řídicího obvodu 14. První výstup 145 řídicího obvodu 14 je spojen s řídicím vstupem 113 adresového obvodu 11. Informační výstup 114 adresového obvodu 11 je spojen s adresovým vstupem 141 řídicího obvodu 21· Časovači vstup 142 řídicího obvodu 14 je spojen s prvním časovacím vstupem 101 zapojení. Ovládací vstup 102 zapojení je spojen s ovládacím vstupem 143 řídicího obvodu Druhý výstup 146 řídicího obvodu 14 je spojen se druhým časovacím vstupem 103 zapojení a s časovacím vstupem 133 paměťového bloku 22· Datový skupinový výstup 132 paměťového bloku 13 je spojen se druhým skupinovým vstupem 124 datového registru 12. Přímý skupinový výstup 123 datového registru 12 je spojen s datovým skupinovým vstupem 131 paměťového bloku 13. Druhý skupinový výstup 194 registru 19 vnější adresy je spojen se skupinovým vstupem 201 dekodéru 20 adresy. Skupinový výstup 202 dekodéru 20 adresy je spojen se druhým skupinovým vstupem 212 komparačního obvodu 21. Každý informační vstup 2131 až 213N komparačního obvodu 21 je spojen s informačním výstupem 1521 až 152N odpovídajícího vnějšího bloku 151 až 15N. Adresový vstup 1511 až 151N každého vnějšího bloku 151 až 15N je spojen s vnějším adresovým vstupem 149 zapojení a se čtvrtým výstupem 148 řídicího obvodu 22· Třetí výstup 147 řídicího obvodu 14 je spojen s prvním vstupem 181 přepojovacího obvodu 18. Skupinový výstup 184 přepojovacího obvodu 18 je spojen se skupinovým vstupem 1531 až 153N každého vnějšího bloku 1511 až 151N. Skupinový výstup 1221 až 154N každého vnějšího bloku 151 až 15N je spojen se druhým skupinovým vstupem 183 přepojovacího obvodu 18.3 200 902 is made up of registers and gates, used to determine the address of the memory cells contained in the transmitted block. The data register 12 supplemented with gates is designed to transmit information to and from memory. The memory block 13 comprises memory and control circuits necessary for selecting an address and writing and reading data into the memory. The control circuit 14 is composed of gates and flip-flops. The outer blocks 1511 to 151N include intermediate circuit circuits that are part of the wiring and have an external device that is capable of operating independently and with which the memory communicates. The switching circuit 18 includes gates that provide the correct direction of data transmission. The external address register 19 is a register supplemented with gates. Stores the serial number of the peripheral to be connected to the memory. The address decoder 20 is implemented in a fixed memory so as to simplify the comparator circuit 21, which compares the address stored in the external address register 19 with the outputs from the external blocks 151-15M as much as possible. The group output 111 of the address circuit 11 is coupled to the gated group output 112 of the address circuit 11. The first group input 121 of the data register 12 with the gated group output 122 of the data register 12 with the bi-directional group input 182 of the switching circuit. external address register 19 and with gated group output 192 of external address register 19. The group output 192 of the external address register 19 is coupled to the first group input 211 of the comparator circuit 21. The output 216 of the comparator circuit 21 is coupled to the comparator input 144 of the control circuit 14. The first output 145 of the control circuit 14 is coupled to the control input 113 of the address circuit 11. the output 114 of the address circuit 11 is coupled to the address input 141 of the control circuit 21. The timing input 142 of the control circuit 14 is coupled to the first wiring timing input 101. The wiring control input 102 is coupled to the control circuit control input 143 The second output 146 of the control circuit 14 is coupled to the second wiring timing input 103 and the memory block timing input 133. The data group output 132 of the memory block 13 is connected to the second group input 124 of the data register. 12. Direct group output 123 of data register 12 is coupled to data group input 131 of memory block 13. Second group output 194 of external address register 19 is coupled to group input 201 of address decoder 20. The group output 202 of the address decoder 20 is coupled to the second group input 212 of the comparator circuit 21. Each information input 2131 to 213N of the comparator circuit 21 is coupled to the information output 1521 to 152N of the corresponding outer block 151 to 15N. The address input 1511 to 151N of each outer block 151 to 15N is coupled to the external address input input 149 and to the fourth output 148 of the control circuit 22. The third output 147 of the control circuit 14 is coupled to the first input 181 of the switch circuit 18. is coupled to the group input 1531 to 153N of each outer block 1511 to 151N. The group output 1221 to 154N of each outer block 151 to 15N is coupled to the second group input 183 of the switching circuit 18.

Zapojení podle vynálezu realizuje spojení paměti s jedním z vnějších bloků pro vzájemný přenos dat. Činnost zapojení organizuje řídicí obvod 22» který je aktivován povely z prvního časového vstupu 101 zapojení do svého čaaovaciho vstupu 142 a povely zThe circuitry according to the invention implements a memory connection with one of the outer blocks for data transmission with each other. The wiring operation is organized by a control circuit 22 which is activated by commands from the first wiring time input 101 to its timing input 142 and commands from the wiring.

200 902200 902

- 4 ovládacího vstupu 102 zapojení do svého ovládacího vstupu 143. Řídicí obvod 14 vysílá signály do adresového obvodu 22» ^áo paměťového bloku 13. do přepojovacího obvodu 16 a do vnějších bloků 151. 152 až 1.5N. Adresový obvod 11 určuje skupinu adres v paměti umístěné v paměťovém bloku 13. Skupina adres má komunikovat s vybraným vnějším blokem 151 až 15N a hlásí řídicímu obvodu 14 ukončení přenosu dat. Dále řídicí obvod 14 aktivuje příslušný vnější blok 151 až 15N pro přenos dat. Směr přenosu dat ovládá říáloí obvod 14 pomocí přepojovacího obvodu 18. takže data postupují buá z paměťového bloku 13 přes datový registr 12 a přepojovací obvod 18 do vybraného vnějšího bloku 151 až 15N nebo naopak. Výběr vnějšího bloku 151 až 15N. se kterým bude paměťový blok 13 komunikovat se uskutečňuje pomocí zadání jeho adresy do registru 19 vnější adresy. Zda je vybraný vnější blok 151 až 15N připraven komunikovat, vyhodnocuje komparační obvod 21. který předává tuto informaci řídicímu obvodu 24» Pro zjednodušení komparačního obvodu 21 je výstup 194 registru 19 vnější adresy zpracováván speciálním dekodérem 20 adresy.The control circuit 14 sends signals to the address circuit ^{22a and of the} memory block 13 to the switch circuit 16 and to the outer blocks 151, 152 to 1.5N. The address circuit 11 determines the address group in the memory located in the memory block 13. The address group is to communicate with the selected outer block 151 to 15N and reports to the control circuit 14 the end of data transmission. Further, the control circuit 14 activates the respective outer block 151 to 15N for data transmission. The data transfer direction controls the circuit 14 by the switch circuit 18, so that the data either flows from the memory block 13 via the data register 12 and the switch circuit 18 to the selected outer block 151 to 15N or vice versa. Select outer block 151 to 15N. with which the memory block 13 will communicate is effected by entering its address in the external address register 19. Whether the selected outer block 151 to 15N is ready to communicate is evaluated by the comparator 21 which transmits this information to the control circuit 24. To simplify the comparator 21, the output 194 of the external address register 19 is processed by a special address decoder 20.

Vynálezu se využije v měřící a řídící technice i v dalších oblastech číslicové techniky.The invention will be used in measuring and control technology as well as in other areas of digital technology.

Claims

SUBJECT OF THE INVENTION

A circuit for distributing data between memory and multiple outer blocks, comprising an address circuit, a data register, a memory block, a control circuit, outer blocks, a switch circuit, an external address register, an address decoder and a comparator circuit, characterized in that the group input ( 111) the address circuit (11) is coupled to the gated group output (112) of the address circuit (11), the first group input (121) of the data register (12), the gated group output (122) of the data register (12), the bidirectional a group input (182) of the switching circuit (18), with a first group input (191) of the external address register (19) and a gated group output (192) of the external address register (19) whose group output (192) is connected to the first group input (211) a comparator circuit (21) whose output (216) is coupled to a comparator input (144) of a control circuit (14) whose first output (145) is is connected to the control input (113) of the address circuit (11), whose information output (114) is connected to the address input (141) of the control circuit (14), whose timing input (142) is connected to the first wiring timing input (101) whose control input (102) is coupled to the control input (143) of the control circuit (14), the second output (146) of which is connected to the second wiring timing input (103) and the timing input (133) of the memory block (13). the data group output (132) is connected to the second group input (124) of the data register (12), whose direct group output (123) is connected to the data group input (131) of the memory block (13), the second group output (194) the external address register (19) is coupled to the group input (201) of the address decoder (20), the group output (202) of which is coupled to the second group input (212) of the comparator circuit (21), each information input (2131-213N) je s associated with the information output (1521 to 152N) of the corresponding external

200 902

- a block (151 to 15N) whose address input (1511 to 151N) is connected to the external address input (149) of the wiring and to a fourth output (148) of the control circuit (14) whose third output (147) is connected to the first an input (181) of a switching circuit (18) whose group output (184) is coupled to a group input (1531 to 153N) of each outer block (1511 to 151K) whose group output (1541 to 154N) is coupled to a second group input (18) 183) a switching circuit (18),