CN85106753B - 用低速器件合成565兆毕特/秒最长线性移位寄存器序列的电路 - Google Patents

用低速器件合成565兆毕特/秒最长线性移位寄存器序列的电路 Download PDF

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Abstract

本发明是用低速器件合成５６５兆毕特／秒最长线性移位寄存器序列的电路。它属于一种产生高速Ｍ序列，用于高速数字通信系统及其测试仪表电路。本发明是由三部分电路组成。速率为565MHz/n的Ｍ序列发生器、组合逻辑电路和并串变换电路。本发明的特点在于经过组合逻辑电路和并串变换电路后，构成产生速率高达５６５Ｍｂ／ｓ的Ｍ序列电路。由于本发明是采用现有商用器件来实现的，所以利用本发明当序列长度ｍ增加时，只是增加低速器件，而高速器件的耗用量总是不变的。

Description

用低速器件合成565兆毕特/秒最长线性移位寄存器序列的电路
本发明属于一种产生高速最长线性移位寄存器序列（简称M序列）的电路，用于高速数字通信系统及其测试仪表。
这里提到的高速数字通信系统是指“国际电报电话咨询委员会”（CCITT）建议的564.932兆毕特/秒（简称565Mb/s）或更高速率的数字通信系统。在565Mb/s速率等级下工作的误码仪、抖动仪等，国内外尚未有。误码仪和抖动仪的发送侧和接收侧都有M系列发生器部分。
在现有的低于565Mb/s的同类测试仪表中（如HP公司的140Mb/s误码发生器3762A），多数情况是采用图1方法产生M序列。设移位寄存器的级数为A，M序列的长度m＝2A-1。按规定将图1的A个移位寄存器中的某些级的输出端接到模二加电路，模二加电路的输出端接入移位寄存器第一级的输入端，驱动移位寄存器每级触发器的时钟，其速率同产生的M序列的速率相同。若使图1电路能正常稳定工作，从理论上说必须满足下述条件：
触发器从CP端到Q端的时延+模二加电路的时延+触发器CP端的建立时间＜时钟周期，
但在工程实际中，不仅要满足上式，还应有足够富余。
当时钟速率为565兆赫兹（MHZ）时，其周期为1.77毫微秒（ns）。如果仍用图1的方法产生565MHz的M序列，则该移位寄存器的工作速率为565MHz。而要使电路稳定工作，必须要求上述三个时间参数之和小于1.77ns。但由于目前商品化的数字集成电路的D触发器和门电路的性能还不能满足这一条件，所以按图1所构成反馈电路无法产生565Mb/s的M序列。
虽然HP公司3762A误码发生器中已采用由2条支路（即支路数n＝2）合成的M序列发生器，但该电路用于产生565Mb/s的M序列时仍会遇到器件性能不能满足要求的问题。为了用现有商品化的数字集成电路器件构成速率高达565Mb/s（或更高）的M序列发生器，本发明给出了用更多条支路合成的电路。
本发明是这样实现的：
图2是一个能产生速率为565Mb/s的M序列电路。它是由三部分组成。图2中的（1）是速率为565MHz/n的M序列发生器，它同图1电路结构完全一样。n可以取4或取8。然后将（1）电路的一部分输出端接向图2中的（2）。（2）是组合逻辑电路。由（2）输出n条支路M序列。这一部分的工作速率也为565Mb/s/n。最后将（2）输出的n条并行支路接到图2中的（3）。（3）是并串变换电路。经过并串变换后，串行输出565Mb/s序列。由于只有并串变换电路才需要能在565Mb/s速率下工作的少数集成电路，所以当采用图3和图4所建议的电路方案实现图2中的（3）时，就不会存在图1电路所要求的那样严格的稳定工作条件，也就是说对器件时间参数方面的要求比图1低得多，可以用器件来实现。
以下结合附图对本发明作详细描述：
图1是目前低于565Mb/s数字通信仪表中最常用的产生M序列方法的电路原理图。
图2是本发明的原理框图。
图3和图4是图2中（3）的内容，即对并串变换电路原理图的举例。
图中：Q为D触发器的输出端，CP为时钟输入端，
Figure 85106753_IMG2
代表模二加电路，n为支路数，X为组合逻辑电路输出支路。
在图2中的（1）电路结构和图1完全一致，它是由A个D触发器和一个模二加电路组成，它工作速率为565MHz/n。当n＝4或n＝8时，其速率分别为141MHz或71MHz，它的每一级D触发器的输出端都输出结构一致的M序列。
图2中的（2）是组合逻辑电路，主要是由模二加电路完成的。随着产生M序列的特征多项式的不同，即（1）中的模二加反馈电路接法的不同，随着M序列的长度不同，即A和m的不同，组合逻辑电路就有不同的内容。这些不同内容可参见附表，表中用有下标的X代表每个支路。附表列出了级数A＝10，15，23，25，28，29，31情况下M序列的合成。当A＝23，25，28，29时，可将每个Q后面的序号加上i，例如当A＝23时，i＝1，则可将X1到X8同时修改：
X1＝Q23，X2＝Q19Q18
Figure 85106753_IMG4
Q11Q10
Figure 85106753_IMG6
Q2，等等。i可以允许的取值是：当A＝23时，i可以取1，当A＝25时，i可取1或-1，当A＝28时，i可取1或2或3，当A＝29时，i可取1或2或3。
附表所给出的结果是本发明的关键部分，已经通过计算机模拟证明其正确性。
图2中的（3）是并串变换电路，可采用图3和图4中的一种形式来实现，也可采用其它具有相同功能的电路形式来实现。图3是用输出端具有线或功能的D触发器来实现的。图4是用作分频加译码选通，门的输出端具有线或功能来实现的。当取n＝8时，按附表得到8条支路以X1到X8的顺序变换，当取n＝4时，只需用组合逻辑产生X1，X3，X5，X7或X2，X4，X6，X8并以X1到X7，或以X2到X8的顺序变换。输入到并串变换电路的支路速率为565Mb/s/n。在565MHz/n的一个周期内，依顺序从每个支路各取一个码元串行输出，输出码元的宽度为565MHz的一个周期，从而提高了码流的速率。图3和图4虽然采用了在565MHz速率下工作的D触发器，但它们并不处在如图1那样的反馈环路之中，因而对它们在时间参数方面的要求比图1低。
本发明在数字通信领域里，对高速数字测试仪表，如误码仪、抖动仪等仪表的发送、接收部分，以及高速数字通信系统和光传输、微波传输系统的扰码器、解扰码器和高速数据传输系统中都可利用本发明，在现有商用器件的水平下实现这些电路。另外，采用本发明，不论序列长度m怎样增加，只要n为一定，只是增加低速器件，而高速器件的耗用量是不变的。所以利用本发明有利于在高速系统中使用更长的M序列。
附表：组合逻辑电路的内容
A=10 m=1023 Q10
Figure 85106753_IMG7
Q7
X1=Q8
X2=Q9
Figure 85106753_IMG8
Q8
Figure 85106753_IMG9
Q7
Figure 85106753_IMG10
Q3
X3=Q1
Figure 85106753_IMG11
Q6
Figure 85106753_IMG12
Q5
X4=Q9
Figure 85106753_IMG13
Q8
Figure 85106753_IMG14
Q5
Figure 85106753_IMG15
Q4
X5=Q9
Figure 85106753_IMG16
Q4
X6=Q1Q8Q6
Figure 85106753_IMG19
Q5
Figure 85106753_IMG20
Q3
X7=Q8
Figure 85106753_IMG21
Q7Q2
X8=Q9
Figure 85106753_IMG23
Q7
Figure 85106753_IMG24
Q6Q4Q1
A=15 m=32767 Q15
Figure 85106753_IMG27
Q14
X1=Q15
X2=Q14
Figure 85106753_IMG28
113
Figure 85106753_IMG29
Q11
Figure 85106753_IMG30
Q7
X3=Q14
Figure 85106753_IMG31
Q11
Figure 85106753_IMG32
17
X4=Q14
Figure 85106753_IMG33
Z12
Figure 85106753_IMG34
Q9
Figure 85106753_IMG35
Q7
Figure 85106753_IMG36
Q5
X5=Q14
Figure 85106753_IMG37
Q7
X6=Q14
Figure 85106753_IMG38
Q12
Figure 85106753_IMG39
Q10Q5
Figure 85106753_IMG41
Q3
X7=Q14Q10
Figure 85106753_IMG43
Q3
X8=Q14Q12
Figure 85106753_IMG45
Q8Q1
A=23 m=8388607 Q23
Figure 85106753_IMG46
Q18
X1=Q22
X2=Q18
Figure 85106753_IMG47
Q17
Figure 85106753_IMG48
Q10
Figure 85106753_IMG49
Q9
Figure 85106753_IMG50
Q1
X3=Q20
Figure 85106753_IMG51
Q13
Figure 85106753_IMG52
Q4
X4=Q17Q16
Figure 85106753_IMG54
Q15Q8
Figure 85106753_IMG56
Q7
X5=Q19
Figure 85106753_IMG57
Q10
X6=Q21Q15
Figure 85106753_IMG59
Q13
Figure 85106753_IMG60
Q6
X7=Q18Q16Q9
X8=Q20
Figure 85106753_IMG63
Q19
Figure 85106753_IMG64
Q13
Figure 85106753_IMG65
Q14
A=25 m=33554431 Q25
Figure 85106753_IMG66
Q22
X1=Q24
X2=Q22
Figure 85106753_IMG67
Q20
Figure 85106753_IMG68
Q15
Figure 85106753_IMG69
Q4
X3=Q21
Figure 85106753_IMG70
Q17Q10
X4=Q23
Figure 85106753_IMG72
Q18
Figure 85106753_IMG73
Q14
Figure 85106753_IMG74
Q7
X5=Q22
Figure 85106753_IMG75
Q11
X6=Q21
Figure 85106753_IMG76
Q19
Figure 85106753_IMG77
Q17
Figure 85106753_IMG78
Q10
Figure 85106753_IMG79
Q8
X7=Q23
Figure 85106753_IMG80
Q16
Figure 85106753_IMG81
Q5
X8=Q22
Figure 85106753_IMG82
Q20Q13Q11Q2
A=28 m=268435455 Q28
Figure 85106753_IMG86
Q25
X1=Q24
X2=Q24
Figure 85106753_IMG87
Q19
Figure 85106753_IMG88
Q10
X3=Q23
Figure 85106753_IMG89
Q16
X4=Q25
Figure 85106753_IMG90
Q20
Figure 85106753_IMG91
Q18
Figure 85106753_IMG92
Q13
Figure 85106753_IMG93
Q11
Figure 85106753_IMG94
Q4
X5=Q24
Figure 85106753_IMG95
Q10
X6=Q23
Figure 85106753_IMG96
Q21
Figure 85106753_IMG97
Q7
X7=Q25
Figure 85106753_IMG98
Q18Q11
Figure 85106753_IMG100
Q4
X8=Q24Q22
Figure 85106753_IMG102
Q17
Figure 85106753_IMG103
Q15
Figure 85106753_IMG104
Q8
Figure 85106753_IMG105
Q1
A=29 m536870911 Q29Q27
X1=Q1
X2=Q25
Figure 85106753_IMG107
Q24
Figure 85106753_IMG108
Q18
Figure 85106753_IMG109
Q17
Figure 85106753_IMG110
Q11
X3=Q22
Figure 85106753_IMG111
Q21Q7
X4=Q25
Figure 85106753_IMG113
Q24
Figure 85106753_IMG114
Q11
Figure 85106753_IMG115
Q4
X5=Q15
Figure 85106753_IMG116
Q14
X6=Q26
Figure 85106753_IMG117
Q25Q11
Figure 85106753_IMG119
Q4
X7=Q22
Figure 85106753_IMG120
Q21
Figure 85106753_IMG121
Q8
X8=Q26
Figure 85106753_IMG122
Q25
Figure 85106753_IMG123
Q19
Figure 85106753_IMG124
Q18
Figure 85106753_IMG125
Q11
A=31 m=536870911 Q31
Figure 85106753_IMG126
Q28
X1=Q17
X2=Q22
Figure 85106753_IMG127
Q20
Figure 85106753_IMG128
Q15
Figure 85106753_IMG129
Q13
Figure 85106753_IMG130
Q8
Figure 85106753_IMG131
Q1
X3=Q31
Figure 85106753_IMG132
Q24
Figure 85106753_IMG133
Q17
Figure 85106753_IMG134
Q10
X4=Q30
Figure 85106753_IMG135
Q28
Figure 85106753_IMG136
Q14
Figure 85106753_IMG137
Q2
X5=Q15
Figure 85106753_IMG138
Q1
X6=Q31
Figure 85106753_IMG139
Q19
Figure 85106753_IMG140
Q5
Figure 85106753_IMG141
Q3
X7=Q16
Figure 85106753_IMG142
Q9
X8=Q15
Figure 85106753_IMG143
Q13
Figure 85106753_IMG144
Q1

Claims (3)

1、一种用低速器件合成565兆毕特/秒最长线性移位寄存器序列的电路，本发明的特征在于其电路是由三部分组成：速率为565MHZ/n的M序列发生器〔1〕，n可以取4或8;组合逻辑电路〔2〕，将〔1〕的一部分输出接入〔2〕，用模二加方法组合成速率为565/n兆毕特/秒的n个输出支路的M序列;并串变换电路〔3〕，将组合逻辑的n个输出进行并行输入串行输出变换，得到一个速率为565兆毕特/秒的M序列输出。
2、按照权利要求1所述的这种电路，其特征在于所说的并串变换电路可由输出端具有线或功能的D触发器来实现。
3、按照权利要求1所述的这种电路，其特征在于所说的并串变换电路可由八分频加译码选通，门的输出端具有线或功能来实现。
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