CN2881955Y - 芯片封装体 - Google Patents

芯片封装体 Download PDF

Info

Publication number
CN2881955Y
CN2881955Y CN 200520130020 CN200520130020U CN2881955Y CN 2881955 Y CN2881955 Y CN 2881955Y CN 200520130020 CN200520130020 CN 200520130020 CN 200520130020 U CN200520130020 U CN 200520130020U CN 2881955 Y CN2881955 Y CN 2881955Y
Authority
CN
China
Prior art keywords
district
low
conduction
helical structure
chip packing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN 200520130020
Other languages
English (en)
Inventor
李胜源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Via Technologies Inc
Original Assignee
Via Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Via Technologies Inc filed Critical Via Technologies Inc
Priority to CN 200520130020 priority Critical patent/CN2881955Y/zh
Application granted granted Critical
Publication of CN2881955Y publication Critical patent/CN2881955Y/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Coils Or Transformers For Communication (AREA)

Abstract

本实用新型是有关于一种芯片封装体，包括一封装基板、一芯片与至少一埋入式电感元件。其中，封装基板具有多数个图案化导电层、至少一绝缘层与多数个导电孔道，绝缘层配置于相邻这些图案化导电层之间，且这些图案化导电层之二是藉由这些导电孔道之一而相互电性连接。此外，芯片配置于封装基板上，且与封装基板相电性连接。另外，埋入式电感元件包括一导电螺旋结构与至少一低介电系数区。其中低介电系数区配置于绝缘层中，低介电系数区与导电螺旋结构相邻，且低介电系数区的介电系数小于绝缘层的介电系数。

Description

芯片封装体
技术领域
本实用新型是有关于一种芯片封装体，且特别是有关于一种具有埋入式电感元件的芯片封装体。
背景技术
一般而言，现有习知的用以承载及电性连接多个电子元件的线路板(wiring board)主要是由多层图案化导电层(patterned conductive layer)以及多层绝缘层(insulating layer)交替叠合所构成，其中这些图案化导电层例如由铜箔层(copper foil)经过微影蚀刻定义形成，而这些绝缘层是分别配置于相邻图案化导电层之间，用以隔离这些图案化导电层。此外，这些相互重叠的图案化导电层之间是通过导电孔道(conductive via)而彼此电性连接。另外，线路板的表面上还可配置各种电子元件(例如主动元件或被动元件)，并藉由线路板内部线路来达到电子讯号传递(electricalsignal propagation)的目的。
上述的被动元件可为电容元件、电阻元件与电感元件，其中这些类型的被动元件均可以表面接合技术(SMT)配置于线路板的表面上。除此之外，被动元件亦可以埋设于线路板的内部，以增加线路板表面的布局面积。就埋入式电感元件的结构(embedded inductor element)而言，请参考图1A与图1B，图1A是现有习知的一种适用于线路板的埋入式电感元件的立体示意图，而图1B是图1A的线A-A剖面示意图。现有习知的埋入式电感元件100适用于一线路板10，线路板10具有四个图案化导电层12、三个绝缘层14与多数个导电孔道16(图1B中例如绘示一个)。最上层的图案化导电层12a构成一埋入式电感元件100的一导电螺旋结构110，且导电螺旋结构110的一导线112构成一螺旋形状，而导线112的一端经由导电孔道16而与最下层的图案化导电层12d相电性连接。此外，图案化导电层12b与12c分别作为电源平面与接地平面。
然而，现有习知的埋入式电感元件在运作时会产生寄生电容(parasitic capacitance)效应，如此降低埋入式电感元件的自我共振频率(self-resonance frequency)，更因线路板的绝缘层的介质损耗，进而降低埋入式电感元件的品质因子Q。由此可知，降低习知埋入式电感元件的寄生电容值是需要努力的目标。
发明内容
本实用新型的目的就是在提供一种芯片封装体，用以降低其埋入式电感元件运作时所产生的寄生电容值及介质损耗。
基于上述目的，本实用新型提出一种芯片封装体，包括一封装基板、一芯片与至少一埋入式电感元件。其中，封装基板具有多数个图案化导电层、至少一绝缘层与多数个导电孔道，绝缘层配置于相邻这些图案化导电层之间，且这些图案化导电层之二是藉由这些导电孔道之一而相互电性连接。此外，芯片配置于封装基板上，且与封装基板相电性连接。另外，埋入式电感元件包括一导电螺旋结构与至少一低介电系数区。其中低介电系数区配置于绝缘层中，低介电系数区与导电螺旋结构相邻，且低介电系数区的介电系数小于绝缘层的介电系数。
依照本实用新型的一实施例所述，上述的导电螺旋结构例如包括至少一导线，且导线例如构成自这些图案化导电层的其中之一。此外，导线例如构成一螺旋形状。在另一实施例中，上述的导电螺旋结构例如更包括至少一导线连接部，导线连接部例如构成自这些导电孔道的其中之一。另外，上述的导线与导线连接部例如构成一螺旋形状。
依照本实用新型的一实施例所述，上述的低介电系数区例如位于导电螺旋结构的外围。
依照本实用新型的一实施例所述，上述的低介电系数区例如位于导电螺旋结构的内部。
依照本实用新型的一实施例所述，上述的低介电系数区的介质损耗参数(dielectric loss tangent)小于绝缘层的介质损耗参数。
基于上述，由于本实用新型的芯片封装体的低介电系数区与导电螺旋结构相邻，因此本实用新型的芯片封装体的埋入式电感元件具有较低的介质损耗参数且在运作时所产生的寄生电容值较小，进而可以提升本实用新型的芯片封装体的埋入式电感元件的共振频率与品质因子Q。此外，由于共振频率的提升，因此本实用新型的芯片封装体的埋入式电感元件可应用的频率范围更为广泛，进而可应用于无线通讯频率(radio frequency，RF)的电路中。另外，由于本实用新型的芯片封装体的低介电系数区的形成方式可整合于电路载板或封装基板的制程中，因此不会增加制程设备的成本。
为让本实用新型的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1A是现有的一种适用于线路板的埋入式电感元件的立体示意图。
图1B是图1A的线A-A剖面示意图。
图2A是本实用新型第一实施例的一种埋入式电感元件其应用于线路板的立体示意图。
图2B是图2A的线B-B剖面示意图。
图3A是本实用新型第二实施例的一种埋入式电感元件其应用于线路板的立体示意图。
图3B是图3A的线C-C剖面示意图。
图4A是本实用新型第三实施例的一种埋入式电感元件其应用于线路板的立体示意图。
图4B是图4A的低介电系数区位于线路板的中空孔中的立体示意图。
图5A是本实用新型第四实施例的一种埋入式电感元件其应用于线路板的立体示意图。
图5B是图5A的线D-D剖面示意图。
图6A是本实用新型第四实施例的一种埋入式电感元件其应用于芯片封装体的剖面示意图。
图6B是本实用新型第四实施例的一种埋入式电感元件其应用于芯片封装体的剖面示意图。
10、20、40、40’、50：线路板
12、12a、12b、12c、12d、22、22a、22b、42a、42b、52：图案化导电层
14、24：绝缘层
16、26、46、56：导电孔道
28、48、48’：中空槽
58：中空孔
100：现有习知的埋入式电感元件
110、210、310、410、510、510’：导电螺旋结构
112、212、312、412、412a、412b、512：导线
200、300、400、500、500’：埋入式电感元件
220、320、420、420’、520：低介电系数区
414、514：导线连接部
CP、CP’：芯片封装体
C、C’：芯片
S、S’：封装基板
具体实施方式
在以实施例详述本实用新型的前，首先必须说明的是，为了清楚显示本实用新型的结构与相关位置，因此实施例的相关图式中均省略绘示线路板的电源平面或接地平面。
第一实施例
请参考图2A与2B，图2A是本实用新型第一实施例的一种埋入式电感元件其应用于线路板的立体示意图；图2B是图2A的线B-B剖面示意图。本实施例的埋入式电感元件200适用于一线路板20。线路板20例如为封装基板(package substrate)或电路板(circuit board)，其具有多数个图案化导电层22(图2B中例如绘示两层)、至少一绝缘层24(图2B中例如绘示一层)与多数个导电孔道26(图2B中例如绘示一个)。绝缘层24配置于相邻这些图案化导电层22之间，且这些图案化导电层22之二是藉由这些导电孔道26之一而相互电性连接。此外，这些图案化导电层22例如由铜箔层经过微影蚀刻定义形成，且绝缘层24的材质例如为玻纤环氧树脂(FR-4)或环氧树脂(epoxy resin)，而导电孔道26的材质则例如为铜。
请再参考图2A与图2B，埋入式电感元件200包括一导电螺旋结构210与至少一低介电系数区220(图2A中例如绘示一个)。低介电系数区220例如经由钻孔或蚀刻绝缘层24的方式而形成，低介电系数区220配置于绝缘层24中，并与导电螺旋结构210相邻，且低介电系数区220的介电系数小于绝缘层24的介电系数。因此，低介电系数区220可以降低埋入式电感元件200在运作时所产生的寄生电容值。此外，在第一实施例中，低介电系数区220的介质损耗参数例如小于绝缘层24的介质损耗参数，因此可以提高品质因子Q。
导电螺旋结构210包括至少一导线212(图2A中例如绘示一条)，且导线212是构成自这些图案化导电层22的其中之一。由图2A与图2B可知，在本实施例中，导线212乃是由最上层的图案化导电层22a所构成，并构成一螺旋形状，其圈数为两圈。此外，导线212的一端经由导电孔道26与最下层的图案化导电层22b相电性连接，而导线212的另一端则水平地向外延伸。在此必须说明的是，本实施例的导线212所构成的螺旋形状虽然为方螺旋，但其亦可为圆螺旋，且其圈数虽然为两圈，但其亦可为多圈；换言之，螺旋形状的外型与圈数可依设计者的需求而有所改变。
进言之，在本实施例中，低介电系数区220位于导电螺旋结构210的外围。由图2A与2B可知，为了将低介电系数区220设于导电螺旋结构210的外围，线路板20可具有至少一中空槽28(图2A中例如绘示一个)，而低介电系数区220可位于中空槽28中，使得低介电系数区220的外型与中空槽28的外型相似。此外，低介电系数区220的材质例如为空气或其他低介电系数材料。
值得注意的是，在不影响上述低介电系数区220的功能下，为了将低介电系数区220设于导电螺旋结构210的外围，线路板20亦可具有多个中空孔(其数目可依设计者的需求而定)，或具有至少一中空孔与至少一中空槽28的搭配组合，但是这些实施例并未以图面绘示。再者，中空槽28(或多个中空孔)与低介电系数区220的形成方式可整合于线路板20的制程中，例如以机械钻孔的方式形成中空槽28(或中空孔)，进而在中空槽28(或中空孔)中形成低介电系数区220。
第二实施例
请参考图3A与3B，图3A是本实用新型第二实施例的一种埋入式电感元件其应用于线路板的立体示意图；图3B是图3A的线C-C剖面示意图。与第一实施例的埋入式电感元件200相较，第二实施例的埋入式电感元件300的低介电系数区320乃是同时位于导电螺旋结构310的外围与内部，亦即低介电系数区320是自导电螺旋结构310的外围，沿着导电螺旋结构310的导线312的螺旋而延伸至导电螺旋结构310的内部。由上述可知，与第一实施例相较，第二实施例的埋入式电感元件300的低介电系数区320的范围更大，因此寄生电容值可降低更多。
在此必须说明的是，低介电系数区320的分布亦可依照设计者的需求而有所改变，举例而言，低介电系数区320例如只位于导电螺旋结构310的内部，但这样的实施例并未以图面绘示。
第三实施例
请参考图4A，是本实用新型第三实施例的一种埋入式电感元件其应用于线路板的立体示意图。本实施例的埋入电感元件400包括一导电螺旋结构410与至少一低介电常数区420(图4A中例如绘示两个)。在第三实施例中，导电螺旋结构410包括五条导线412，其中三条导线412a是由上层的图案化导电层42a所构成，而另外两条导线412b则由下层的图案化导电层42b所构成。在此必须说明的是，这些导线412的数目与分布可依设计者的需求而有所改变。
在第三实施例中，导电螺旋结构410更包括至少一导线连接部414(图4A中例如绘示六个)，就数量上而言，这些导线连接部414是这些导电孔道46的其中一部份。另外，这些导线412a与这些导线412b依序藉由这些导电连接部414而互相电性连接，因而构成一螺旋形状。在此必须说明的是，这些导线连接部414的数目与分布可依照上述这些导线412的数目与分布的改变而有相对应的变化。经由上述可知，相较于第一实施例及第二实施例，第三实施例的埋入式电感元件400的导电螺旋结构410包括这些导线412与这些导线连接部414。
由图4A可知，为了将低介电系数区420设于导电螺旋结构410的外围，这些低介电系数区420是位于线路板40所具有的这些中空槽48(图4A中例如绘示两个)中，使得这些低介电系数区420的外型与这些中空槽48的外型相似。
然而，低介电系数区420的外型可依制程的选择而有所改变，请参考图4B，其是图4A的低介电系数区位于线路板的中空孔中的立体示意图。由图4B可知，这些低介电系数区420’例如位于线路板40’所具有的多个中空孔48’(图4B中例如绘示十个)中，使得这些低介电系数区420’的外型与这些中空孔48’的外型相似。至于这些低介电系数区420与420’的位置、功能、材料与形成方式皆如同第一实施例或第二实施例所述，故于此不再重述。
第四实施例
请参考图5A与图5B，图5A是本实用新型第四实施例的一种埋入式电感元件其应用于线路板的立体示意图；图5B是图5A的线D-D剖面示意图。第四实施例的埋入式电感元件500包括一导电螺旋结构510与至少一低介电系数区520(图5A中例如绘示十二个)。在第四实施例中，导电螺旋结构510包括四条导线512，其分别由四层图案化导电层52所构成。在此必须说明的是，这些导线512的数目与分布可依设计者的需求而有所改变。此外，由图5A可知，这些低介电系数区520是位于线路板50所具有的这些中空孔58(图5A中例如绘示十二个)中，使得这些低介电系数区520的外型与这些中空孔58的外型相似。
相似于图4A的导电螺旋结构410，图5A的导电螺旋结构510更包括至少一导线连接部514(图5B中例如绘示四个)，而这些导线连接部514就数量上而言是这些导电孔道56的其中一部份。另外，这些导线512依序藉由这些导电连接部514而互相电性连接，因而构成一螺旋形状。在此必须说明的是，这些导线连接部514的数目与分布可依照上述这些导线512的数目与分布的改变而有相对应的变化。经由上述可知，相较于第三实施例，第四实施例的埋入式电感元件500的导电螺旋结构510约略位于图5A所绘示的线D-D剖面的邻近处(亦可见图5B)。至于低介电系数区520的功能、材料与形成方式皆如同第一实施例所述，故于此不再重述。
最后，请参考图6A与图6B，其分别绘示本实用新型第四实施例的一种埋入式电感元件其应用于芯片封装体的剖面示意图。请先参考图6A，芯片封装体CP包括一封装基板S、一芯片C与至少一埋入式电感元件500。其中，封装基板S的结构如同第一实施例所述的线路板20(见图2B)故于此不再赘述，而芯片C则配置于封装基板S上，且芯片C例如藉由打线接合技术(wire bonding technology)与封装基板S相电性连接。此外，请参考图6B，此芯片封装体CP’与上述芯片封装体CP不同之处在于，埋入式电感元件500’的导电螺旋结构510’的螺旋方式不同于埋入式电感元件500的导电螺旋结构510(见图6A)的螺旋方式，且芯片C’与封装基板S’是藉由覆晶接合技术(flip chip bonding technology)而相电性连接。
综上所述，本实用新型的芯片封装体至少具有以下优点：
(一)由于本实用新型的芯片封装体的低介电系数区与导电螺旋结构相邻，因此本实用新型的芯片封装体的埋入式电感元件具有较低的介质损耗参数且在运作时所产生的寄生电容值较小，进而可以提升埋入式电感元件的共振频率与品质因子Q；
(二)由于本实用新型的芯片封装体的埋入式电感元件具有较高的共振频率，因此本实用新型的芯片封装体的埋入式电感元件可应用的频率范围更为广泛，进而可应用于无线通讯频率的电路中；
(三)由于本实用新型的芯片封装体的埋入式电感元件的低介电系数区其形成方式可整合于电路载板或封装基板的制程中，因此不会增加制程设备的成本。
虽然本实用新型已以较佳实施例揭露如上，然其并非用以限定本实用新型，任何熟习此技艺者，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，因此本实用新型的保护范围以权利要求为准。

Claims (10)

1、一种芯片封装体，其特征在于其包括：
一封装基板，具有多数个图案化导电层、至少一绝缘层与多数个导电孔道，该绝缘层配置于相邻该些图案化导电层之间，且该些图案化导电层之二是藉由该些导电孔道之一而相互电性连接；
一芯片，配置于该封装基板上，且与该封装基板相电性连接；以及
至少一埋入式电感元件，配置于该封装基板内，该埋入式电感元件包括：
一导电螺旋结构；以及
至少一低介电系数区，配置于该绝缘层中，该低介电系数区与该导电螺旋结构相邻，且该低介电系数区的介电系数小于该绝缘层的介电系数。
2、根据权利要求1所述的芯片封装体，其特征在于其中所述的导电螺旋结构包括至少一导线，该导线构成自该些图案化导电层的其中之一。
3、根据权利要求2所述的芯片封装体，其特征在于其中所述的导线构成一螺旋形状。
4、根据权利要求2所述的芯片封装体，其特征在于其中所述的导电螺旋结构更包括至少一导线连接部，该导线连接部构成自该些导电孔道的其中之一。
5、根据权利要求4所述的芯片封装体，其特征在于其中所述的导线与该导线连接部构成一螺旋形状。
6、根据权利要求1所述的芯片封装体，其特征在于其中所述的低介电系数区位于该导电螺旋结构的外围。
7、根据权利要求1所述的芯片封装体，其特征在于其中所述的低介电系数区位于该导电螺旋结构的内部。
8、根据权利要求1所述的芯片封装体，其特征在于其中所述的低介电系数区的材质包括空气。
9、根据权利要求1所述的芯片封装体，其特征在于其中所述的低介电系数区的一介质损耗参数小于该绝缘层的一介质损耗参数。
10、根据权利要求1所述的芯片封装体，其特征在于其中所述的低介电系数区位于该绝缘层的一中空孔中。
CN 200520130020 2005-10-28 2005-10-28 芯片封装体 Expired - Lifetime CN2881955Y (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200520130020 CN2881955Y (zh) 2005-10-28 2005-10-28 芯片封装体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200520130020 CN2881955Y (zh) 2005-10-28 2005-10-28 芯片封装体

Publications (1)

Publication Number Publication Date
CN2881955Y true CN2881955Y (zh) 2007-03-21

Family

ID=37881796

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200520130020 Expired - Lifetime CN2881955Y (zh) 2005-10-28 2005-10-28 芯片封装体

Country Status (1)

Country Link
CN (1) CN2881955Y (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102169861A (zh) * 2011-02-01 2011-08-31 日月光半导体制造股份有限公司 具有被动组件结构的半导体结构及其制造方法
CN103426868A (zh) * 2012-05-18 2013-12-04 深南电路有限公司 一种封装结构及其封装方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102169861A (zh) * 2011-02-01 2011-08-31 日月光半导体制造股份有限公司 具有被动组件结构的半导体结构及其制造方法
CN103426868A (zh) * 2012-05-18 2013-12-04 深南电路有限公司 一种封装结构及其封装方法
CN103426868B (zh) * 2012-05-18 2016-12-14 深南电路有限公司 一种封装结构及其封装方法

Similar Documents

Publication Publication Date Title
CN200953345Y (zh) 具有指叉结构的内嵌式电容器
US7504922B2 (en) Embedded inductor element and chip package applying the same
US7339452B2 (en) Embedded inductor and application thereof
US6395996B1 (en) Multi-layered substrate with a built-in capacitor design
US7733207B2 (en) Vertically formed inductor and electronic device having the same
US5530288A (en) Passive interposer including at least one passive electronic component
CN1484840A (zh) 多层阵列电容及其制作方法
US20060104042A1 (en) Circuit board structure with embedded selectable passive components and method for fabricating the same
KR20110100992A (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
JP6614246B2 (ja) キャパシタ内蔵多層配線基板及びその製造方法
KR20100056963A (ko) 인쇄회로기판들의 비아들 내에 커패시터들을 집적하는 기법
CN1933697A (zh) 多层配线基板及其制造方法
CN1326312A (zh) 印刷电路板以及使用该电路板的电子设备
CN1496213A (zh) 用于减少多层电路板的层数的技术
CN101044801A (zh) 具有降低的电容耦合的电路板组件
CN1728918A (zh) 电路化衬底
US8436463B2 (en) Packaging substrate structure with electronic component embedded therein and method for manufacture of the same
US6963493B2 (en) Multilayer electronic devices with via components
CN1541414A (zh) 具有侧向连接的电容器的电子组件及其制造方法
CN2881955Y (zh) 芯片封装体
CN102024565B (zh) 电容结构
US7035082B2 (en) Structure of multi-electrode capacitor and method for manufacturing process of the same
CN2896794Y (zh) 具有差动信号传输结构的线路板
CN2845168Y (zh) 具有埋入式电感元件的芯片封装体
CN1317923C (zh) 一种具内藏电容的基板结构

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20070321

EXPY Termination of patent right or utility model