CN2854697Y - 面向计算的通用型可重构计算阵列 - Google Patents
面向计算的通用型可重构计算阵列 Download PDFInfo
- Publication number
- CN2854697Y CN2854697Y CN 200520116906 CN200520116906U CN2854697Y CN 2854697 Y CN2854697 Y CN 2854697Y CN 200520116906 CN200520116906 CN 200520116906 CN 200520116906 U CN200520116906 U CN 200520116906U CN 2854697 Y CN2854697 Y CN 2854697Y
- Authority
- CN
- China
- Prior art keywords
- input
- final election
- output
- election device
- multichannel final
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Abstract
本实用新型公开的面向计算的通用型可重构计算阵列由可重构计算单元和其东南西北4个方向上的相邻可重构计算单元分别通过2路输入数据通路和2路输出数据通路连接而成。每个可重构计算单元包括配置模块、计算模块、输入路由模块和输出路由模块。各可重构计算根据配置信息工作,输入路由模块对相邻单元连接通路上的输入数据以及常数进行选择,产生待计算数据输出到计算模块进行计算,输出路由模块对输入数据以及计算结果进行选择产生相邻单元连接通路上的输出数据。本实用新型既能实现简单逻辑控制功能,又涵盖了常用高频计算功能,并且采用相邻单元连接,有利于减少布线资源浪费、提高单元利用率。
Description
技术领域
本实用新型涉及一种面向计算的通用型可重构计算阵列,适用于计算密集型应用领域。
背景技术
可重构计算阵列,按其应用领域一般分为通用型和面向计算型两种。
目前,一般通用型的可重构计算阵列,其过于庞大的连线资源浪费了相当可观的有效面积,并且其面向逻辑的单元计算功能影响其在面向计算应用领域的性能;而面向计算密集应用领域的可重构计算阵列,其固定的计算宽度以及有限的计算功能又导致其只能在极小的专属领域之内表现出较好的性能,没有很好的灵活性。
发明内容
本实用新型的目的在于针对现有技术的不足,提供一种具有较好灵活性的面向计算的通用型可重构计算阵列。
本实用新型的面向计算的通用型可重构计算阵列由可重构计算单元和其东南西北4个方向上的相邻可重构计算单元分别通过2路输入数据通路和2路输出数据通路连接而成,每个可重构计算单元包括输入路由模块、计算模块、输出路由模块和用于存放可重构计算单元配置信息的配置模块,其中,输入路由模块包括三个2选1输入多路复选器和三个8选1输入多路复选器,输出路由模块包括八个5选1输出多路复选器;输入路由模块中的三个8选1输入多路复选器的输入端均和该可重构计算单元东南西北四个方向上的输入数据通路相连,每个8选1输入多路复选器的输出端分别和一个2选1输入多路复选器的一输入端相连,每个2选1输入多路复选器的另一个输入端和配置模块中的常数存储单元相连,每个2选1输入多路复选器的输出端连接到计算模块的输入端,计算模块的输出端和输出路由模块中的八个5选1输出多路复选器的输入端相连,八个5选1输出多路复选器分别分布在该可重构计算单元东南西北四个方向上,每个方向上有两个5选1输出多路复选器,其中每个方向上的第一5选1输出多路复选器和该可重构计算单元其他三个方向上的第一输入数据通路相连,每个方向上的第二5选1输出多路复选器和该可重构计算单元其他三个方向上的第二输入数据通路相连。八个5选1输出多路复选器的输出端和该可重构计算单元的东南西北四个方向上的输出数据通路相连,配置模块和可重构计算单元中2选1输入多路复选器、8选1输入多路复选器以及输出多路复选器相连。
本实用新型中所说的可重构计算单元中的计算模块包括与、与非、或、或非、异或、比较、判零、判一、多路复选、动态路由、移位、全加和全减计算电路,即每个可重构计算单元支持上述13种计算功能。
本实用新型具有以下技术效果:
1.面向计算且兼顾通用性:在考虑通用性的前提下,根据计算密集型应用特点来设计单元计算模块,使其既能实现简单逻辑控制功能,又涵盖了常用高频计算功能。
2.节省资源:根据面向计算应用的特点,单元间采用相邻单元连接,每个可重构计算单元在实现计算功能的同时也可兼做路由,提高单元利用率,减少布线资源浪费。
附图说明
图1是面向计算的通用型可重构计算阵列结构框图;
图2是面向计算的通用型可重构计算阵列中的一个可重构计算单元框图;
图3是一个可重构计算单元的具体结构图;
具体实施方式
下面根据附图详细说明本实用新型。
参照图1,本实用新型的面向计算的通用型可重构计算阵列由可重构计算单元和其东南西北4个方向上的相邻可重构计算单元分别通过2路输入数据通路和2路输出数据通路连接而成。
面向计算的通用型可重构计算阵列中的每个可重构计算单元结构如图2所示,包括输入路由模块1、运算模块2、输出路由模块3、配置模块4。配置模块4用于存放单元配置信息以及计算常数,和单元中所有模块相连。这里,配置模块4可由基于双端口D触发器的寄存器堆文件构成。
图3为每个可重构计算单元的具体结构示意图,输入路由模块1包括三个2选1输入多路复选器5和三个8选1输入多路复选器6,输出路由模块3包括八个5选1输出多路复选器7;输入路由模块1中的三个8选1输入多路复选器6的输入端均和该可重构计算单元东南西北四个方向上的输入数据通路ein1,ein2,sin1,sin2,win1,win2,nin1,nin2相连,每个8选1输入多路复选器6的输出端分别和一个2选1输入多路复选器5的一输入端相连,每个2选1输入多路复选器5的另一个输入端和配置模块4中的常数存储单元相连,三个2选1输入多路复选器5的输出端ain,bin,cin连接到计算模块2的输入端,计算模块2的输出端fout,cout和输出路由模块3中的八个5选1输出多路复选器7的输入端相连。八个5选1输出多路复选器7分别分布在可重构计算单元东南西北四个方向上,每个方向上有两个5选1输出多路复选器7,其中每个方向上的第一5选1输出多路复选器7和该可重构计算单元其他三个方向上的第一输入数据通路相连,每个方向上的第二5选1输出多路复选器7和该可重构计算单元其他三个方向上的第二输入数据通路相连。例如,东面第一5选1输出多路复选器7的输入端分别和南、西、北方向上第一数据输入信号sin1,win1,nin1相连,东面第二5选1输出多路复选器7的输入端分别和南、西、北方向上第二数据输入信号sin2,win2,nin2相连,南面第一5选1输出多路复选器7的输入端分别和东、西、北方向上第一数据输入信号ein1,win1,nin1相连,南面第二5选1输出多路复选器7的输入端分别和东、西、北方向上第二数据输入信号ein2,win2,nin2相连,西面第一5选1输出多路复选器7的输入端分别和东、南、北方向上第一数据输入信号ein1,sin1,nin1相连,西面第二5选1输出多路复选器7的输入端分别和东、南、北方向上第二数据输入信号ein2,sin2,nin2相连,北面第一5选1输出多路复选器7的输入端分别和东、南、西方向上第一数据输入信号ein1,sin1,win1相连,北面第二5选1输出多路复选器7的输入端分别和东、南、西方向上第二数据输入信号ein2,sin2,win2相连。八个5选1输出多路复选器7的输出端和该可重构计算单元的东南西北四个方向上的输出数据通路eout1,eout2,sout1,sout2,wout1,wout2,nout1,nout2相连。配置模块4和可重构计算单元中2选1输入多路复选器5、8选1输入多路复选器6以及输出多路复选器7相连。
其中,计算模块2支持13种不同类别的计算,包括面向逻辑的——与(and)、与非(nand)、或(or)、或非(nor);面向控制的——比较(>)、判零(zero)、判一(one)、多路复选(merge)、动态路由(split);面向算术的——异或(xor)、移位(andor)、全加(+)、全减(-)。使得可重构计算单元既具有面向计算的特性,又兼顾到了通用灵活性。这13种计算的具体实现逻辑如下表所示:
功能 | 输入 | 输出 | 逻辑表达式 |
AND | a,b | Fout | Fout=ab |
NAND | a,b | Fout | Fout=~(ab) |
OR | a,b | Fout | Fout=a+b |
NOR | a,b | Fout | Fout=~(a+b) |
XOR | a,b | Fout | Fout=~ab+~ba |
> | a,b | Fout | Fout=~ba |
Zero | a,b,c | Fout | Fout=~(a+b+c) |
One | a,b,c | Fout | Fout=abc |
Merge | a,b,c | Fout | Fout=~ca+cb |
Split | a,c | Fout,Cout | If(c==0)Fout=a,Cout=invalid;else Cout=a,Fout=invalid |
andor | a,b,c | Fout,Cout | Fout=c(a+b);Cout=~c(a+b) |
+ | a,b,c | Fout,Cout | Fout=~c(~ab+~ba)+c(~a~b+ab),Cout=ac+bc+ab |
- | a,b,c | Fout,Cout | Fout=~c(~ab+~ba)+c(~a~b+ab),Cout=~ac+bc |
本实用新型的面向计算的通用型可重构计算阵列工作过程如下:
该面向计算的通用型可重构计算阵列中各可重构计算单元,根据其各自配置模块4中的配置信息,选择相应的路由模式以及计算功能,开始工作。各可重构计算单元通过输入路由模块1,对相邻单元连接输入数据以及配置模块存储的常数进行选择,获得待计算数据输出给计算模块2。其中,输入路由模块1中的8选1输入多路复选器6用于对相邻单元连接输入数据ein1,ein2,sin1,sin2,win1,win2,nin1,nin2进行选择,并将选择结果输出到相应的2选1输入多路复选器7。2选1输入多路复选器7则用于对8选1输入多路复选器6的输出以及配置模块存储的常数const进行选择,生成三个待计算数据ain,bin,cin。计算模块2获得待计算数据ain,bin,cin之后,根据配置信息决定的计算功能进行计算,并将结果fout,cout输出到输出路由模块3。输出路由模块3中分布于东南西北四个方向的八个5选1的输出多路复选器7,对计算结果fout,cout以及与其不在同一方向上的相邻单元输入数据进行选择,产生该可重构计算单元在东南西北四个方向上的八个相邻单元输出数据eout1,eout2,sout1,sout2,wout1,wout2,nout1,nout2,输出到与其相邻的可重构计算单元作为相邻单元输入数据。
本实用新型的面向计算的通用型可重构计算阵列中,各可重构计算单元如上述方式协同工作,以实现一定的计算功能。
上述实施例用来解释说明本实用新型,而不是对本实用新型进行限制,在本实用新型的精神和权利要求的保护范围内,对本实用新型作出的任何修改和改变,都落入本实用新型的保护范围。
Claims (3)
1.面向计算的通用型可重构计算阵列,其特征是它由可重构计算单元和其东南西北4个方向上的相邻可重构计算单元分别通过2路输入数据通路和2路输出数据通路连接而成,每个可重构计算单元包括输入路由模块(1)、计算模块(2)、输出路由模块(3)和用于存放可重构计算单元配置信息的配置模块(4),其中,输入路由模块(1)包括三个2选1输入多路复选器(5)和三个8选1输入多路复选器(6),输出路由模块(3)包括八个5选1输出多路复选器(7);输入路由模块(1)中的三个8选1输入多路复选器(6)的输入端均和该可重构计算单元东南西北四个方向上的输入数据通路(ein1,ein2,sin1,sin2,win1,win2,nin1,nin2)相连,每个8选1输入多路复选器(6)的输出端分别和一个2选1输入多路复选器(5)的一输入端相连,每个2选1输入多路复选器(5)的另一个输入端和配置模块(4)中的常数存储单元相连,每个2选1输入多路复选器(5)的输出端连接到计算模块(2)的输入端,计算模块(2)的输出端和输出路由模块(3)中的八个5选1输出多路复选器(7)的输入端相连,八个5选1输出多路复选器(7)分别分布在该可重构计算单元东南西北四个方向上,每个方向上有两个5选1输出多路复选器(7),其中每个方向上的第一5选1输出多路复选器(7)和该可重构计算单元其他三个方向上的第一输入数据通路相连,每个方向上的第二5选1输出多路复选器(7)和该可重构计算单元其他三个方向上的第二输入数据通路相连,八个5选1输出多路复选器(7)的输出端和该可重构计算单元的东南西北四个方向上的输出数据通路(eout1,eout2,sout1,sout2,wout1,wout2,nout1,nout2)相连,配置模块(4)和可重构计算单元中2选1输入多路复选器(5)、8选1输入多路复选器(6)以及输出多路复选器(7)相连。
2.根据权利要求1所述的面向计算的通用型可重构计算阵列,其特征在于所说的可重构计算单元中的计算模块(2),包括与、与非、或、或非、异或、比较、判零、判一、多路复选、动态路由、移位、全加和全减计算电路。
3.根据权利要求1所述的面向计算的通用型可重构计算阵列,其特征在于所说的可重构计算单元中的配置模块(4)由基于双端口D触发器的寄存器堆文件构成。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 200520116906 CN2854697Y (zh) | 2005-12-02 | 2005-12-02 | 面向计算的通用型可重构计算阵列 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 200520116906 CN2854697Y (zh) | 2005-12-02 | 2005-12-02 | 面向计算的通用型可重构计算阵列 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN2854697Y true CN2854697Y (zh) | 2007-01-03 |
Family
ID=37581333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN 200520116906 Expired - Lifetime CN2854697Y (zh) | 2005-12-02 | 2005-12-02 | 面向计算的通用型可重构计算阵列 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN2854697Y (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100419734C (zh) * | 2005-12-02 | 2008-09-17 | 浙江大学 | 一种面向计算的通用型可重构计算阵列装置 |
CN102163247A (zh) * | 2011-04-02 | 2011-08-24 | 北京大学深圳研究生院 | 一种可重构算子的阵列结构 |
CN102236632A (zh) * | 2011-05-27 | 2011-11-09 | 清华大学 | 一种层次化描述动态可重构处理器配置信息的方法 |
CN102650860A (zh) * | 2011-02-25 | 2012-08-29 | 西安邮电学院 | 一种新型数据流dsp中信号处理硬件的控制器结构 |
-
2005
- 2005-12-02 CN CN 200520116906 patent/CN2854697Y/zh not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100419734C (zh) * | 2005-12-02 | 2008-09-17 | 浙江大学 | 一种面向计算的通用型可重构计算阵列装置 |
CN102650860A (zh) * | 2011-02-25 | 2012-08-29 | 西安邮电学院 | 一种新型数据流dsp中信号处理硬件的控制器结构 |
CN102163247A (zh) * | 2011-04-02 | 2011-08-24 | 北京大学深圳研究生院 | 一种可重构算子的阵列结构 |
CN102236632A (zh) * | 2011-05-27 | 2011-11-09 | 清华大学 | 一种层次化描述动态可重构处理器配置信息的方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN2854697Y (zh) | 面向计算的通用型可重构计算阵列 | |
CN105187050B (zh) | 一种可配置的五输入查找表电路 | |
CN101729463A (zh) | 一种实现快速傅立叶变换、反变换的硬件装置及方法 | |
CN101685385A (zh) | 一种复数乘法器 | |
CN102799563A (zh) | 一种可重构计算阵列及构建方法 | |
CN100419734C (zh) | 一种面向计算的通用型可重构计算阵列装置 | |
CN102567279B (zh) | 一种动态可重构阵列时序配置信息的生成方法 | |
CN103076849A (zh) | 可重构微服务器系统 | |
CN111258538A (zh) | 一种基于fpga的大位宽的高性能加法器结构 | |
CN111047034A (zh) | 一种基于乘加器单元的现场可编程神经网络阵列 | |
KR20080106129A (ko) | 복수의 다중 모드 프로세서를 연결하는 방법과 장치 | |
CN1564125A (zh) | 一种基于cordic单元的阵列式可重构dsp引擎芯片结构 | |
CN103176766A (zh) | 基于增强型lut5结构的二进制加减法器 | |
CN207503223U (zh) | 一种运算芯片及相应的电路板 | |
US20160315620A1 (en) | An extensible and configurable logic element, and an fpga device | |
CN1246784C (zh) | 带有可重构通道数dma的数字信号处理器 | |
US9389835B2 (en) | Finite field inverter | |
CN102096385A (zh) | 一种码分多址法扩展模拟量输入通道的电路 | |
CN2849838Y (zh) | 采用异步通信机制的可重构计算单元 | |
Jelodari et al. | An O (1) time complexity sorting network for small number of inputs with hardware implementation | |
CN104750659A (zh) | 一种基于自动布线互连网络的粗粒度可重构阵列电路 | |
CN104683806B (zh) | 基于深度流水的mq算术编码器高速fpga实现方法 | |
Chen et al. | The effect of multi-bit correlation on the design of field-programmable gate array routing resources | |
CN201177811Y (zh) | 一种数据处理系统及其构成的asic芯片 | |
CN111752528B (zh) | 一种支持高效乘法运算的基本逻辑单元 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
AV01 | Patent right actively abandoned |
Effective date of abandoning: 20080917 |
|
C25 | Abandonment of patent right or utility model to avoid double patenting |