CN2750381Y - 串行通信总线外部设备接口 - Google Patents
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Abstract
本实用新型公开了一种串行通信总线外部设备接口，由物理层协议实现模块、高层协议实现模块以及接口模块构成；所述物理层协议实现模块用于接收串行时钟信号，并根据SPI模式，产生时钟信号输出到高层协议实现模块和接口模块；所述接口模块连接从设备有效选择信号线、主/从设备的输入/输出数据线以及读/写数据线，从而形成所述串行通信总线外部设备接口的读/写数据通路；所述高层协议实现模块接收高层协议帧，以进行主从式全双工或半双工数据通信；同时接收来自主设备的强迫同步信号，以实现主从设备的联合同步；并且输出读/写地址信号、读/写使能信号。相对现有技术，本实用新型具有通用性好、传输效率高、可靠性强且结构简单等特点。
Description
技术领域
本实用新型涉及一种串行通信总线外部设备接口。
技术背景
串行通信是主设备和外部设备之间非常重要的数据通信方式。与并行通信总线相比，只需要较少的数据线。串行外围设备接口(Serial PeripheralInterface，SPI)是摩托罗拉(Motorola)公司提出的一种同步串行总线，用于主设备和外围设备之间的数据交换。SPI总线是主从通信机制，主机是主设备，外围设备是从设备。SPI总线由4根总线构成，分别是串行时钟线(SCK)、主设备输入/从设备输出数据线(MISO)、主设备输出/从设备输入数据线(MOSI)和从设备有效选择线(SSN)。而SPI接口是一种简单的8比特数据同步串行接口，该接口用于快速串行数据传输，发送数据和接收数据以相同的时钟频率进行，当相互独立，从而使得全双工通信成为可能。与其它总线协议相比，SPI总线协议简单、信号线少、传输速率高和全双工通信等优点。但SPI总线是无寻址功能的物理层协议，只能在主设备和从设备之间进行点到点比特流传输，而这对于有寻址要求的数据传输则显然是不能满足的。
目前，一些EEPROM生产厂提出了部分基于SPI总线的高层协议。这种高层协议的帧依次由命令、地址和数据构成，SSN高电平到低电平时为一个帧的开始。这种高层协议的缺点是不支持全双工传输；不支持SPI中断传输，即要求整个帧传输过程中SSN必须保持低电平；而且，由于其命令和地址长度是固定的，因此当传输少量数据的时候开销大，效率低。
实用新型内容
本实用新型的目的是：针对现有技术的不足，提供一种支持全双工和半双工通信，且支持联合同步方式的串行通信总线外部设备接口。
为了解决上述技术问题，本实用新型所采取的技术方案是：一种串行通信总线外部设备接口，由物理层协议实现模块、高层协议实现模块以及接口模块构成；所述物理层协议实现模块用于接收串行时钟信号，并根据SPI模式，产生时钟信号输出到高层协议实现模块和接口模块；所述接口模块连接从设备有效选择信号线、主/从设备的输入/输出数据线以及读/写数据线，从而形成所述串行通信总线外部设备接口的读/写数据通路；所述高层协议实现模块接收高层协议帧，以进行主从式全双工或半双工数据通信；同时接收来自主设备的强迫同步信号，以实现主从设备的联合同步；并且输出读/写地址信号、读/写使能信号。
所述物理层协议实现模块可以为一时钟产生模块，其产生的时钟信号为一对互为反相的时钟信号spi_clk和spi_clkn。当SPI模式为0和3时，时钟信号spi_clk和串行时钟信号同相，当SPI模式为1和2时，时钟信号spi_clk和串行时钟信号是反相。
所述接口模块可以由读缓冲区和写缓冲区构成，所述写缓冲区用于按比特串行接收主设备输出/从设备输入数据信号线MOSI上的数据，然后以8位的写数据线WDATA并行输出；所述读缓冲区用于从8位的并行读数据信号线RDATA读入一个字节，然后串行输出。
所述写缓冲区可以采用双缓冲区结构。
所述双缓冲区结构可以由两个缓冲区和选择器构成，缓冲区选择信号buffer_sel分成三路，一路直接输入一个缓冲区，另一路经过一反相器反相后输入另一个缓冲区，第三路输入选择器的使能端，所述两个反相器的输出端分别输入到选择器的两路输入端，所述选择器的输出端连接写数据线WDATA。
所述高层协议实现模块可以由比特计数器、字节计数器、帧长锁存模块、地址锁存模块、写控制模块、读控制模块构成，所述强迫同步信号分别输入到比特计数器和字节计数器中，所述高层协议帧通过主设备输出/从设备输入数据线(MOSI)分别输入到帧长锁存模块、地址锁存模块、写控制模块和读控制模块，所述地址锁存模块输出读/写地址信号，所述写控制模块输出写使能信号，所述读控制模块输出读使能信号。
所述比特计数器可以采用模8计数器，用于根据输入的从设备有效选择信号、强迫同步信号以及时钟信号spi_clk记录当前SPI总线上传输的数据是某一字节的第几比特，并输出比特数。
所述字节计数器可以采用以帧长为模的计数器，用于根据强迫同步信号、时钟信号spi_clk、帧长锁存模块输出的总帧长信号以及比特计数器输出的比特数，记录当前SPI总线上传输的数据属于高层帧中哪一个字节，并输出字节数。
所述帧长锁存模块可以输入时钟信号spi_clk、比特数以及字节数，并根据高层协议帧的帧头的内容，输出总帧长信号、读帧长信号和写帧长信号。
所述地址锁存模块可以输入时钟信号spi_clk、比特数、字节数，其内部包括地址暂存器、写地址寄存器和读地址暂存器，用于锁存读地址或写地址，并判断当前高层协议帧的子帧头的属性，如果是写子帧头时，将地址暂存器的内容覆盖写地址寄存器的内容，并产生写地址信号；如果是读子帧头时，将地址暂存器的内容覆盖读地址寄存器的内容，并产生读地址信号。
所述写控制模块可以输入时钟信号spi_clk，并用于根据输入的写总帧长信号产生写使能信号。
所述读控制模块可以输入时钟信号spi_clk和spi_clkn，并用于根据输入的读总帧长信号预先产生读使能信号。
在上述技术方案中，本实用新型通过高层协议实现模块、物理层协议实现模块及接口模块，将具有主从式全双工或半双工通信特点的高层协议与SPI总线协议有机结合，从而使所提供的串行通信总线外部设备接口不仅可以支持半双工通信和全双工通信，亦可支持SPI中断传输，具有较高的传输效率。而所采用的高层协议实现模块还可实现联合同步方案，使采用本接口的从设备即可自同步，亦可在主设备发出的强迫同步信号的控制下，实现主设备强迫同步方案，从而具有同步电路简单和可靠性高的特点。并且，由于其可实现具有寻址功能物理层协议，从而改变了SPI的主从设备之间点到点比特流传输的现状，更具通用性，适用范围更广。另外，整个接口采用单时钟设计，可以大大降低结构复杂程度。而且由于写缓冲区采用双缓冲结构，从而可减小写延迟。读缓冲则采用的预取技术实现了连续读功能。因此，相对现有技术，本实用新型具有通用性好、传输效率高、可靠性强且结构简单等特点。
附图说明
附图1为本实用新型串行通信总线外部设备接口的结构原理方框图；
附图2为高层协议帧的帧结构图；
附图3为高层协议帧的帧头结构图；
附图4为高层协议帧的子帧头的结构图；
附图5为本实用新型串行通信总线外部设备接口的一种较佳实施例的结构原理方框图；
附图6为图5的时钟产生模块结构原理框图；
附图7为图5的比特计数器的结构原理框图；
附图8为图5的字节计数器的结构原理框图；
附图9为图5的写缓冲区的结构原理框图；
附图10为写缓冲区的工作时序图。
具体实施方式
为了更清楚了说明本实用新型的技术方案，有必要首先详细说明本实用新型所采用的高层协议的结构原理。
所述的高层协议是一种主从式全双工或半双工通信协议，所有的传输均由主机发起，主机可同时发送和接收数据。支持SPI中断传输，在整个帧的传输过程中不要求SSN一直保持低电平。帧头长度可变，在传输少量数据时采用短帧头，提高传输效率。
高层协议帧由帧头和净荷两部分构成，如图2所示。由于其承载数据量可变业务，为了提高传输效率，采用长度可变的帧结构。在本高层协议中，帧头和净荷均为可变长度，且由帧头部定义。
帧头结构如图3所示，由一个或多个子帧头构成。帧头总是从主设备发送到从设备。
子帧头结构如图4所示。其中：
AD是从设备端口地址。
PHF是净荷长度高8位为有效标志。当该位是1时，表示净荷长度高8位有效，等于PH，子帧头长度为3个字节；当该位是0时，表示净荷长度高8位为0，子帧头长度是2个字节。
RW用于定义本子帧头的属性。在本高层协议中，有两种子帧头，写子帧头和读子帧头。写子帧头用于定义从主设备发送数据到从设备的传输格式，读子帧头用于定义从从设备发送数据到主设备的传输格式。当该位为1时，表示该子帧头为写子帧头；当该位为0时，该子帧头为读子帧头。
PL用于表示净荷长度的低4位。
LSHF是最后一个子帧头标志位。当该位为1时，表示本子帧头是最后一个子帧头；当该位为0时，表示本子帧头不是最后一个子帧头。
PH用于表示净荷长度的高8位。该8位是可选的，且由PHF确定。
Res.是保留位。
净荷就是被传输的数据，其长度是可变化。净荷长度由对应的子帧头定义，写子帧头定义的净荷长度就是从主设备发送到从设备的数据的字节数，读子帧头定义的净荷长度就是从从设备发送到主设备的数据的字节数。净荷长度的变化范围是从1到4093个字节，当净荷长度不大于15个字节，子帧头的PHF位为0，净荷长度等于PL，当净荷长度大于15个字节时，净荷长度等于PH×16+PL。
本高层协议采用从设备自同步和主设备强迫同步的联合同步方案。
从设备自同步就是从设备自动同步每一帧，其方法是当从设备接受到上一帧的最后一个字节后，自动转入下一帧的开始。这种同步方案优点就是同步电路简单，无需主设备参与；缺点是可靠性差，失步之后不能自动恢复。
主设备强迫同步就是主设备发送同步信号，其方法是主设备发利用信号FEN向从设备发送强迫同步信号。这种同步方案的优点失是可靠性高；缺点是需主设备参与，增加主设备负担。
为了发挥这两种同步方案的优点，克服其缺点，我们采用联合同步方案。联合同步方案就是主机每隔若干帧发出一强迫同步信号，强迫从设备同步。在主机不发送强迫同步信号时，从设备自动同步。
本实用新型的基本思路就是将采用SPI协议作为底层协议，有机结合所述的高层协议，从而获得一种最优结构的串行通信总线外部设备接口。因此，本实用新型所提供的接口结构如图1所示，由物理层协议实现模块、高层协议实现模块以及接口模块构成；
所述物理层协议实现模块用于接收串行时钟信号，并根据SPI模式，产生时钟信号输出到高层协议实现模块和接口模块；
所述接口模块连接从设备有效选择信号线SSN、主/从设备的输入/输出数据线以及读/写数据线，从而形成所述串行通信总线外部设备接口的读/写数据通路；
所述高层协议实现模块接收高层协议帧，以进行主从式全双工或半双工数据通信；同时接收来自主设备的强迫同步信号，以实现主从设备的联合同步；并且输出读/写地址信号、读/写使能信号。
下面将结合图5～10及本实用新型的一种较佳实施例对本实用新型串行通信总线外部设备接口作进一步详细说明。
如图5所示，所述物理层协议实现模块为一时钟产生模块。所述接口模块由读缓冲区和写缓冲区构成，所述高层协议实现模块由比特计数器、字节计数器、帧长锁存模块、地址锁存模块、写控制模块、读控制模块构成，所述强迫同步信号FEN分别输入到比特计数器和字节计数器中，所述高层协议帧通过主设备输出/从设备输入数据线MOSI分别输入到帧长锁存模块、地址锁存模块、写控制模块和读控制模块，所述地址锁存模块输出读/写地址信号RADDR和WADDR，所述写控制模块输出写使能信号WRN，所述读控制模块输出读使能信号RDATA。
如图5、6，所述时钟产生模块由选择器和反相器构成，其中SPI的串行时钟信号SCK分成两路，一路直接接选择器的一个输入端，另一路通过一反相器反相后输入选择器的另一个输入端，SPI模式选择信号MSEL则连接到选择器的使能端。所述时钟产生模块的主要功能是根据SCK信号和MSEL信号产生时钟信号spi_clk及其反相信号spi_clkn。当SPI模式为0和3时，时钟信号spi_clk和SPI串行时钟SCK同相，当SPI模式为1和2时，时钟信号spi_clk和SPI串行时钟SCK是反相。spi_clkn始终与时钟信号spi_clk反相。在spi_clk的上升沿写缓冲区采集MOSI上的数据，在spi_clkn的上升沿读缓冲区发送数据到主设备输入/从设备输出数据线MISO上。
如图5、7，所述比特计数器的主要功能是记录在当前SPI总线上传输的数据是某一字节的第几比特，并输出比特数bit_count。该计数器是模8计数器，_spi_clk是其时钟信号。当从设备有效选择信号SSN或强迫同步信号FEN为高电平时，该计数器清零。
如图5、8，所述字节计数器采用以帧长为模的计数器，用于根据强迫同步信号FEN、时钟信号spi_clk、帧长锁存模块输出的总帧长信号TFL以及比特计数器输出的比特数bit_count，记录当前SPI总线上传输的数据属于高层帧中哪一个字节，并输出字节数byte_count。当bit_count等于7时计数器加1。当FEN为高电平时，字节计数器清零，实现了强迫同步方案。字节计数器以帧长为模进行计数，也就实现了自动同步功能。
如图5，所述帧长锁存模块输入时钟信号spi_clk、比特数bit_count以及字节数byte_count，其主要功能是根据帧头的内容来计算总帧长TFL、读帧长RFL和写帧长WFL。读帧长就是读操作帧的长度，其值等于帧头长度加读操作净荷的长度。写帧长就是写操作帧的长度，其值等于帧头长度加写操作净荷的长度。总帧长决定于读帧长和写帧长。当读帧长不大于写帧长时，总帧长等于写帧长加1；当读帧长小余写帧长时，总帧长等于读帧长。
如图5，所述地址锁存模块输入时钟信号spi_clk、比特数bit_count、字节数byte_count，其内部包括地址暂存器、写地址寄存器和读地址暂存器，其主要功能是锁存读地址或写地址。首先将子帧头的第1个字节锁存到地址暂存器，然后判断当前子帧头的属性。如果是写子帧头时，将地址暂存器的内容覆盖写地址寄存器的内容，并产生写地址信号WADDR；如果是读子帧头时，将地址暂存器的内容覆盖读地址寄存器的内容，并产生读地址信号RADDR。
如图5，所述写控制模块输入时钟信号spi_clk，并用于根据输入的写总帧长信号产生写使能信号WRN。在写操作时，当写缓冲区接收完一个字节的数据时，写信号WRN立即产生一个写有效信号。
如图5，所述读控制模块输入时钟信号spi_clk和spi_clkn，并用于根据输入的读总帧长信号预先产生读使能信号RDN。在读操作时，要预先给出有效信号，从RADDR指定的端口中读出数据。
如图5、9，所述写缓冲区用于按比特串行接收主设备输出/从设备输入数据信号线MOSI上的数据，然后以8位的写数据线WDATA并行输出；
为了减少延迟，采用双缓冲区结构。所述双缓冲区结构由两个缓冲区和选择器构成，缓冲区选择信号buffer_sel分成三路，一路直接输入一个缓冲区，另一路经过一反相器反相后输入另一个缓冲区，第三路输入选择器的使能端，所述两个反相器的输出端分别输入到选择器的两路输入端，所述选择器的输出端连接写数据线WDATA。图10即为写缓冲区的工作时序图。在该图中，信号buffersel在接收一个字节数据过程中电平保持不变，接收完一个字节后立即改变其电平。
如图5，所述读缓冲区用于从8位的并行读数据信号线RDATA读入一个字节，然后串行输出。为了支持连续的读操作，采用预取技术，即预先将数据读入到缓冲区。
Claims (12)
1、一种串行通信总线外部设备接口，其特征在于：由物理层协议实现模块、高层协议实现模块以及接口模块构成；
所述物理层协议实现模块用于接收串行时钟信号，并根据SPI模式，产生时钟信号输出到高层协议实现模块和接口模块；
所述接口模块连接从设备有效选择信号线、主/从设备的输入/输出数据线以及读/写数据线，从而形成所述串行通信总线外部设备接口的读/写数据通路；
所述高层协议实现模块接收高层协议帧，以进行主从式全双工或半双工数据通信；同时接收来自主设备的强迫同步信号，以实现主从设备的联合同步；并且输出读/写地址信号、读/写使能信号。
2、如权利要求1所述串行通信总线外部设备接口，其特征在于：所述物理层协议实现模块为一时钟产生模块，其产生的时钟信号为一对互为反相的时钟信号spi_clk和spi_clkn。
3、如权利要求1所述串行通信总线外部设备接口，其特征在于：所述接口模块由读缓冲区和写缓冲区构成，所述写缓冲区用于按比特串行接收主设备输出/从设备输入数据信号线MOSI上的数据，然后以8位的写数据线WDATA并行输出；所述读缓冲区用于从8位的并行读数据信号线RDATA读入一个字节，然后串行输出。
4、如权利要求3所述串行通信总线外部设备接口，其特征在于：所述写缓冲区采用双缓冲区结构。
5、如权利要求4所述串行通信总线外部设备接口，其特征在于：所述双缓冲区结构由两个缓冲区和选择器构成，缓冲区选择信号buffer_sel分成三路，一路直接输入一个缓冲区，另一路经过一反相器反相后输入另一个缓冲区，第三路输入选择器的使能端，所述两个反相器的输出端分别输入到选择器的两路输入端，所述选择器的输出端连接写数据线WDATA。
6、如权利要求1、2或3所述串行通信总线外部设备接口，其特征在于：所述高层协议实现模块由比特计数器、字节计数器、帧长锁存模块、地址锁存模块、写控制模块、读控制模块构成，所述强迫同步信号分别输入到比特计数器和字节计数器中，所述高层协议帧通过主设备输出/从设备输入数据线(MOSI)分别输入到帧长锁存模块、地址锁存模块、写控制模块和读控制模块，所述地址锁存模块输出读/写地址信号，所述写控制模块输出写使能信号，所述读控制模块输出读使能信号。
7、如权利要求6所述串行通信总线外部设备接口，其特征在于：所述比特计数器采用模8计数器，用于根据输入的从设备有效选择信号、强迫同步信号以及时钟信号spi_clk记录当前SPI总线上传输的数据是某一字节的第几比特，并输出比特数。
8、如权利要求7所述串行通信总线外部设备接口，其特征在于：所述字节计数器采用以帧长为模的计数器，用于根据强迫同步信号、时钟信号spi_clk、帧长锁存模块输出的总帧长信号以及比特计数器输出的比特数，记录当前SPI总线上传输的数据属于高层帧中哪一个字节，并输出字节数。
9、如权利要求9所述串行通信总线外部设备接口，其特征在于：所述帧长锁存模块输入时钟信号spi_clk、比特数以及字节数，并根据高层协议帧的帧头的内容，输出总帧长信号、读帧长信号和写帧长信号。
10、如权利要求9所述串行通信总线外部设备接口，其特征在于：所述地址锁存模块输入时钟信号spi_clk、比特数、字节数，其内部包括地址暂存器、写地址寄存器和读地址暂存器，用于锁存读地址或写地址，并判断当前高层协议帧的子帧头的属性，如果是写子帧头时，将地址暂存器的内容覆盖写地址寄存器的内容，并产生写地址信号；如果是读子帧头时，将地址暂存器的内容覆盖读地址寄存器的内容，并产生读地址信号。
11、如权利要求10所述串行通信总线外部设备接口，其特征在于：所述写控制模块输入时钟信号spi_clk，并用于根据输入的写总帧长信号产生写使能信号。
12、如权利要求11所述串行通信总线外部设备接口，其特征在于：所述读控制模块输入时钟信号spi_clk和spi_clkn，并用于根据输入的读总帧长信号预先产生读使能信号。
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20060104 Termination date: 20110915 |