CN2681327Y - 倒装芯片散热封装结构 - Google Patents

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Abstract

本实用新型公开了一种倒装芯片散热封装结构，其包括一芯片及一散热片，其中芯片具有一有源面、对应的一背面、多个凸块及一切割面，而多个凸块配置于有源面，且切割面乃位于芯片的背面的边缘。另外，散热片贴附至芯片的背面，且散热片的横截面积大于芯片的横截面积。上述的倒装芯片散热封装结构可有效地解决芯片的背面周围的应力集中问题。

Description

倒装芯片散热封装结构
技术领域
本实用新型有关一种芯片封装结构，且特别是有关一种倒装芯片散热封装结构。
背景技术
随着集成电路(Integrated Circuit，IC)工艺技术的高度发展，IC芯片的内部电路的集成度(integration)不断地向上攀升，因而大幅地增加IC芯片的内部电路的晶体管数目，并逐渐地缩小IC芯片的内部电路的导线截面积。因此，IC芯片在运作时，IC芯片的内部电路将产生大量的热能，因而导致IC芯片的本身的温度不断地升高。值得注意的是，当IC芯片的本身的温度一旦超出正常的工作温度范围时，IC芯片的内部电路可能会发生运算错误、暂时性地失效或永久性地损坏等情况。因此，IC封装(package)除了必须提供IC芯片的讯号向外连接的媒介以外，更必须提供适当的保护作用及良好的散热效能，使得正在运作的IC芯片其本身的温度可以获得适当的控制，以避免超出其正常的工作温度范围。
就倒装芯片(Flip Chip)接合型态的芯片封装结构而言，为了因应散热的需求，现有技术通常是利用导热性佳的金属块(metal block)来作为散热片(heat spreader)，并将散热片堆叠于芯片(chip)背面上，用以降低芯片的热传导路径上的热阻抗(thermal impedance)，使得芯片于运作时所产生的热能，能够很快地传导到散热片的表面，并散逸至外界的大气环境。
请参考图1A，其绘示现有的一种倒装芯片散热封装结构的剖面示意图。就倒装芯片散热封装结构101而言，其主要包括一芯片120、多个凸块130、一散热片150、一黏着层160、一底胶140及一载板110。首先，载板110例如为一线路基板(circuit substrate)，此载板110具有一承载表面112，且芯片120具有一有源面122、对应的一背面124及一侧面126，其中多个凸块130分别配置于载板110的承载表面112及芯片120的有源面122之间，用以电性地及结构性地连接芯片120及载板110。另外，底胶140填入于载板110的承载表面112与芯片120的有源面122之间，用以缓冲芯片120及载板110之间的应力。再者，散热片150例如为一导热性佳的金属块，其经由一黏着层160来接合至芯片120的背面124，其中散热片150的横截面积大于芯片120的横截面积。
请同样参考图1A，芯片120通常具有矩形立方体的外形，使得芯片120的背面124会正交于芯片120的侧面126(即背面124与侧面126的夹角通常为90度)，因而导致芯片120的背面124的周缘极易发生应力集中的现象。因此，当倒装芯片散热封装结构101接受热应力(thermal stress)测试时，例如为温度循环测试(Temperature Cycle Test，TCT)或热冲击测试(Thermal Shock Test，TST)，由于散热片150及芯片120所产生的反复热涨冷缩及弯曲运动，因而在散热片150的底部及芯片120的背面124的周缘产生应力集中的现象，如此将导致芯片120的背面124容易发生破裂(crack)，当破裂自芯片120的背面124延伸至芯片120的有源面122时，位于芯片120的有源面122的线路(未绘示)将会受到破坏，进而导致芯片120的功能失效。
请同样参考图1A，为了提高芯片120与散热片150之间的应力缓冲，可藉由增加黏着层160的厚度来达成。值得注意的是，由于黏着层160的热阻抗系数大于散热片150的热阻抗系数，所以增加黏着层160的厚度将相对提高芯片120的热传导路径上的热阻抗。然而，为了顾及倒装芯片散热封装结构101的本身的散热需求，黏着层160的厚度必须限制小于某个预设值，如此又无法增加位于芯片130的背面124周缘的黏着层160的厚度，使得芯片120的背面124受到应力所破坏的现象仍旧无法解决。
请参考图1B，其绘示为现有的另一种倒装芯片散热封装结构的剖面示意图。相较于图1A的倒装芯片散热封装结构101，倒装芯片散热封装结构102更具有一支撑层170，其配置于载板110与散热片150之间，用以部分地分散散热片150与芯片120之间的应力。然而，当载板110的面积较小时，在将支撑层170配置于载板110上之后，载板110的表面将无较大的空间来配置其他的电子元件，例如是无源元件，这样的问题常见于芯片尺寸封装(Chip Scale Package，CSP)型态的电气封装体。
综上所述，现有的倒装芯片散热封装结构具有以下缺点：
(1)由于芯片的背面与侧面的夹角为90度，导致芯片的背面的周缘产生应力集中的现象，使得芯片的背面容易发生破裂，进而破坏芯片的有源面上的线路，致使芯片功能失效。
(2)现有的倒装芯片散热封装结构额外地增加一支撑层于载板及散热片之间，用以分散散热片及芯片之间的应力，但是在配置支撑层于载板的表面以后，载板将无较大的空间来配置电子元件，例如是无源元件。
实用新型内容
因此，本实用新型的目的就是在于提供一种倒装芯片散热封装结构，用以大幅地降低芯片的背面的周缘所产生应力集中的程度，使得芯片不易受到应力所破坏，故可有效地延长封装体的使用寿命。
基于本实用新型的上述目的，本实用新型提出一种倒装芯片散热封装结构，其至少包括一芯片及一散热片，其中芯片具有一有源面及对应的一背面，而芯片更具有多个凸块，其配置于有源面，且芯片更具有一切割面(cutting surface)于背面的边缘。此外，散热片贴附至芯片的背面，且散热片的横截面积大于芯片的横截面积。
依照本实用新型优选实施例所述的倒装芯片散热封装结构，其中切割面为一斜平面或一曲面。
基于上述，本实用新型的倒装芯片散热封装结构在长期受到应力时，在芯片背面的侧边的切割面的设计将可提供适当的应力缓冲，因而大幅减低芯片的背面的周缘所产生应力集中的程度，以避免芯片受到应力不当地破坏，故可有效延长倒装芯片散热封装结构的使用寿命。同时，由于本实用新型的倒装芯片散热封装结构可无须现有的支撑层，故载板的表面可提供更大的空间，因而不会限制无源元件配置于载板的承载表面的位置。
为让本实用新型的上述和其他目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。
附图说明
图1A为现有的一种倒装芯片散热封装结构的剖面示意图；
图1B为现有的另一种倒装芯片散热封装结构的剖面示意图；
图2A为依照本实用新型的第一实施例的一种倒装芯片散热封装结构的剖面示意图；
图2B为依照本实用新型的第二实施例的一种倒装芯片散热封装结构的剖面示意图；
图2C为依照本实用新型的第三实施例的一种倒装芯片散热封装结构的剖面示意图；
图3A为依照本实用新型的第四实施例的一种倒装芯片散热封装结构的剖面示意图；
图3B为依照本实用新型的第五实施例的一种倒装芯片散热封装结构的剖面示意图；以及
图3C为依照本实用新型的第六实施例的一种倒装芯片散热封装结构的剖面示意图。
附图标记说明
101、102：倒装芯片散热封装结构           110：载板
112：承载表面                            120：芯片
122：有源面                              124：背面
126：侧面                                130：凸块
140：底胶                                150：散热片
160：黏着层                              170：支撑层
201、202、203、204、205、206：倒装芯片散热封装结构
210：载板                                212：承载表面
220：芯片                                222：有源面
224：背面                                226：侧面
227：切割面                              230：凸块
240：底胶                                250：散热片
260：黏着层
具体实施方式
第一实施例
请参照图2A，其绘示为依照本实用新型的第一实施例的一种倒装芯片散热封装结构的剖面示意图。第一实施例的倒装芯片散热封装结构201包括一芯片220、多个凸块230、一散热片250、一黏着层260、一底胶240及一载板210，首先，载板210例如为一IC基板(IC substrate)，此载板210具有一承载表面212。此外，芯片220具有一有源面222、对应的一背面224及一侧面226，且芯片220更具有一切割面227于背面224的侧边，其中切割面227为一斜平面。另外，多个凸块230分别配置于载板210的承载表面212及芯片220的有源面222之间，进而电性及结构性地连接芯片220及载板210。再者，底胶240填入于载板210的承载表面212与芯片220的有源面222之间，且局部的底胶240延伸至芯片220的侧壁226。并且，散热片250例如为一导热性佳的金属块，其经由一黏着层260来接合至芯片220的背面224，其中散热片250的横截面积大于芯片220的横截面积。
值得注意的是，在芯片220的背面224与芯片220的侧面226之间有一斜平面的切割面227，此一斜平面的切割面227的设计可减少芯片220及散热片250所产生的应力，并缓冲散热片250对于芯片220所施加的压力，因此，倒装芯片散热封装结构201将可以减少芯片220的背面224的周缘的应力集中的现象，如此将避免芯片220的背面224发生破裂，使得芯片220的功能维持正常，进而有效地延长倒装芯片散热封装结构201的使用寿命。此外，芯片220的切割面227的设计并不会缩小到载板210的承载表面212的空间，因此不会限制无源元件配置于载板210的承载表面212的空间。
第二实施例
请参照图2B，其绘示为依照本实用新型的第二实施例的一种倒装芯片散热封装结构的剖面示意图。相较于第一实施例，第二实施例的倒装芯片散热封装结构202的局部的黏着层260延伸于散热片250与芯片220的切割面227之间，且黏着层260将切割面227及散热片250所围成的斜角空间填满，此时黏着层260将可减少刚性的散热片250对于芯片220的压力，并可分散部分芯片220的背面226的周缘与散热片250之间的应力。换句话说，芯片220的切割面227及黏着层260均对于散热片250与芯片220之间的应力具有缓冲的作用。
第三实施例
请参照图2C，其绘示为依照本实用新型的第三实施例的一种倒装芯片散热封装结构的剖面示意图。相较于第二实施例，第三实施例的倒装芯片散热封装结构203的局部的底胶240延伸至散热片250与芯片220的切割面227之间，同时局部的黏着层260亦延伸于散热片250与芯片220的切割面227之间，且底胶240及黏着层260共同将切割面227及散热片250所围成的斜角空间填满，此时底胶240及黏着层260将可缓冲刚性的散热片250对于芯片220的压力，并可分散部分芯片220的背面226的周缘与散热片250之间的应力，换句话说，芯片220的切割面227、底胶240及黏着层260均对于散热片250与芯片220之间的应力具有缓冲的作用。
第四实施例
请参照图3A，其绘示为依照本实用新型的第四实施例的一种倒装芯片散热封装结构的剖面示意图。相较于第一实施例的具有斜平面轮廓的切割面，第四实施例的倒装芯片散热封装结构204的芯片220的切割面227其轮廓为一曲面。此一曲面轮廓的切割面227的设计将可减少芯片220的背面224的周围及散热片250之间的应力，并可缓冲散热片250对于芯片220所施加的压力。
第五实施例
请参照图3B，其绘示为依照本实用新型的第五实施例的一种倒装芯片散热封装结构的剖面示意图。相较于第四实施例，第五实施例的倒装芯片散热封装结构205的局部的黏着层260延伸于散热片250与芯片220的切割面227之间，且黏着层260将切割面227及散热片250所围成的弧角空间填满，此时黏着层260可减少刚性的散热片250对于芯片220的压力，并可分散部分芯片220的背面226的周缘与散热片250之间的应力。换句话说，芯片220的切割面227及黏着层260均对于散热片250与芯片220之间的应力具有缓冲的作用。
第六实施例
请参照图3C，其绘示为依照本实用新型的第六实施例的一种倒装芯片散热封装结构的剖面示意图。相较于第五实施例，第六实施例的倒装芯片散热封装结构206的局部的底胶240延伸至散热片250与芯片220的切割面227之间，同时局部的黏着层260延伸于散热片250与芯片220的切割面227之间，且底胶240及黏着层260共同将切割面227及散热片250所围成的弧角空间填满，此时底胶240及黏着层260可缓冲刚性的散热片250对于芯片220的压力，并可分散部分芯片220的背面226的周缘与散热片250之间的应力。换句话说，芯片220的切割面227、底胶240及黏着层260均对于散热片250与芯片220之间的应力具有缓冲的作用。
综上所述，本实用新型的倒装芯片散热封装结构具有下列几项优点：
(1)本实用新型的倒装芯片散热封装结构因在芯片的背面与芯片的侧面之间采用一切割面的设计，故可减少芯片及散热片之间的应力，并可缓冲散热片对于芯片所施加的压力，如此将减少芯片的背面产生破裂的几率，使得芯片的功能维持正常，并有效地延长倒装芯片散热封装结构的使用寿命。
(2)当本实用新型的倒装芯片散热封装结构具有足够的缓冲能力时，将无须配置支撑层于载板的表面来提供芯片及散热片之间的缓冲，如此将不会占用到载板的承载表面的空间，使得无源元件的配置于载板上的空间增加，尤其是芯片尺寸封装(CSP)型态的电气封装体。
虽然本实用新型已以优选实施例公开如上，但是其并非用以限定本实用新型，本领域技术人员在不脱离本实用新型的精神和范围的情况下，可作些许的更动与润饰，因此本实用新型的保护范围当视所附的权利要求所确定的为准。

Claims (7)

1.一种倒装芯片散热封装结构，其特征在于，至少包括：
一芯片，具有一有源面及对应的一背面，其中该芯片的该背面的边缘具有一切割面；以及
一散热片，贴附至该芯片的该背面，且该散热片的横截面积大于该芯片的横截面积。
2.如权利要求1所述的倒装芯片散热封装结构，其特征在于，该切割面为一斜平面。
3.如权利要求1所述的倒装芯片散热封装结构，其特征在于，该切割面为一曲面。
4.如权利要求1所述的倒装芯片散热封装结构，其特征在于，该芯片还具有多个凸块，其配置于该有源面。
5.如权利要求1所述的倒装芯片散热封装结构，其特征在于，该散热片还包括经由一黏着层来接合至该芯片的该背面。
6.如权利要求5所述的倒装芯片散热封装结构，其特征在于，局部的该黏着层延伸至该切割面与该散热片之间。
7.如权利要求1所述的倒装芯片散热封装结构，其特征在于，还包括一底胶，其攀附于该芯片的连接于该有源面及该背面的一侧面，且局部的该底胶延伸至该切割面及该散热片之间。
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* Cited by examiner, † Cited by third party
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CN102272920B (zh) * 2008-12-12 2014-05-21 费查尔德半导体有限公司 包括低应力配置的半导体管芯封装
CN109686708A (zh) * 2018-12-24 2019-04-26 中国电子科技集团公司第五十八研究所 一种气密性及非气密性封装的散热结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102272920B (zh) * 2008-12-12 2014-05-21 费查尔德半导体有限公司 包括低应力配置的半导体管芯封装
CN109686708A (zh) * 2018-12-24 2019-04-26 中国电子科技集团公司第五十八研究所 一种气密性及非气密性封装的散热结构

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