CN2593365Y - 高密度多芯片模块 - Google Patents

Abstract

本实用新型涉及一种高密度多芯片模块(Multi Chip Module；MCM)。这种高密度多芯片模块首先在一集成电路底材上依序形成一绝缘层及多层内联线层，其中多层内联线层的第一表面设有多数个第一焊垫、第二表面设有多数个第二焊垫。接着，利用研磨制程以减少集成电路底材的厚度，接下来再进行蚀刻制程依序贯穿集成电路底材及绝缘层，以于其内形成多数个导通孔，其中任一导通孔的底部均露出第二焊垫。接下来在多数个导通孔内填入金属以形成导通插塞，并在任一导通插塞的表面上形成第三焊垫。最后，可将至少一芯片电性连接至此第三焊垫，并针对任一芯片与第三焊垫接触处进行一覆晶接合构装制程，即可完成本实用新型的高密度多芯片模块。

Description

高密度多芯片模块

技术领域

本实用新型涉及一种高密度多芯片模块，尤其是一种多芯片以面对背(face-to-back)内联线的三度空间堆栈方式，整合主动组件及被动组件的多芯片模块，可提高构装集成电路的品质、加速制程运作的效率、并可增加构装集成电路内的电路密度。

背景技术

在过去，集成电路厂商所发展出来的集成电路构装技术，已企图满足微小化的要求。对于微小化的集成电路改良方法，是使其能够在硅底材上结合包含电路、芯片等数以百万计的晶体管电路组件。这些改良的方法导致在有限的空间中构装电路组件的方法更受到重视。

集成电路藉由一硅晶圆经过复杂的蚀刻、掺杂、沉积及切割等技术，在集成电路设备中制造出来。一硅晶圆至少包含一集成电路芯片，每一芯片代表一单独的集成电路。最后，此芯片可藉由包围在芯片四周的塑料灌胶混合物(Molding Compound)构装起来，且有多样化的针脚露出和互相连接的设计。例如：提供一相当平坦构装的M型双列直插式构装体(M Dual-In-Line-Package；M-Dip)，该构装体有两列平行的引脚从底部穿通孔中延伸出来，接触并固定于在下面的集成电路板上。容许较高密度集成电路的印刷电路板为单列式构装体(Single-In-Line-Package；SIP)和小外型接脚构装(Small Outline J-leaded；SOJ)，其为采用模型的构装。

依照构装中组合的集成电路芯片数目，构装集成电路的种类大致可分为单芯片构装(Single Chip Package；SCP)与多芯片构装(MultichipPackage；MCP)两大类，多芯片构装也包括多芯片模块构装(MultichipModule；MCM)。若依照组件与电路板的接合方式，构装集成电路可区分为引脚插入型(Pin-Through-Hole；PTH)与表面黏着型(Surface MountTechnology；SMT)两大类。引脚插入型组件的引脚为细针状或是薄板状金属，以供插入脚座(Socket)或电路板的导孔(Via)中进行焊接固定。而表面黏着型的组件则先黏贴于电路板上后再以焊接的方式固定。目前所采用的较先进的构装技术为芯片直接黏结(Direct Chip Attach；DCA)构装，以降低构装集成电路的体积的大小，并增加构装集成电路内部的电路的积集度。芯片直接黏结的技术为直接将集成电路的芯片(Integrated Circuit Chip)固定至基板(Substrate)上，再进行电路的连结。

参照图1所示，此为传统的技术是在封装基板上布置多芯片的结构。在图1A中，多数个芯片10可藉由多数个焊接凸块20覆晶连接于基板30上，或是先将部分多数个芯片10黏结于基板30上，再将芯片10与基板30藉由引线35相互连接，以使讯号能够在芯片与基板之间传递。最后在芯片上覆盖封胶40，以保护基板上的多数个芯片10。在图1B中，多数个芯片10则是以堆栈的方式与基板30相互连结。

在上述传统技术中，多数个芯片均直接或间接连结至基板上，并藉由基板的电路绕线(routing)来彼此电性沟通，会增加传统技术中基板本身电路绕线的困难度，并因芯片与芯片之间的距离较大而造成构装集成电路的体积无法顺利缩小而增加封装体尺寸，故而提高基板的成本，更因为芯片之间电路沟通的路径较长，而使电性效能受限。虽然目前业界已提出整合主动组件及被动组件的多功能的单一芯片(Silicon on a Chip；SOC)的解决方案，但其设计及制程的困难度仍高，且价格较贵。

发明内容

鉴于上述的现有技术中，传统方式将多数个芯片直接连接基板的结构及方法将无法缩小构装集成电路的体积，更会降低集成电路内的电路间的沟通效率，本实用新型提供了一种高密度多芯片模块，利用在集成电路底材形成多数个导通插塞(Conductive Plug)，并以此导通插塞连结多数个芯片而形成高密度多芯片模块，以提高芯片聚集的密度，并缩小多芯片模块封装的体积。

本实用新型的第二个目的为利用在集成电路底材形成多数个导通插塞，并以此导通插塞连结多数个芯片而形成高密度多芯片模块，以简化多芯片模块的制程步骤，并容易整合主动组件及被动组件。

本实用新型的第三个目的为利用在集成电路底材形成多数个导通插塞，并以此导通插塞连结多数个芯片而形成高密度多芯片模块，以提高多芯片模块封装的良率及其电性的表现(Electrical Performance)。

根据以上所述的目的，本实用新型提供了一种高密度多芯片模块，利用在集成电路底材形成多数个导通插塞，并以此导通插塞连结多数个芯片而形成高密度多芯片模块。本实用新型首先在一集成电路底材上依序形成一绝缘层及多层内联线层，其中多层内联线层的第一表面设有多数个第一焊垫、第二表面设有多数个第二焊垫。接着，利用研磨制程以减少集成电路底材的厚度至约为10至500微米。接下来再进行蚀刻制程依序贯穿集成电路底材及绝缘层，以于其内形成多数个导通孔(via)，其中任一导通孔的底部均露出第二焊垫。接下来在多数个导通孔内填入金属以形成多数个导通插塞，并在任一导通插塞的表面上形成第三焊垫。最后，可将至少一芯片电性连接至此第三焊垫，其中该芯片可为主动芯片或被动芯片或上述两者，并针对任一主动芯片与第三焊垫接触处进行覆晶接合构装制程，即可完成本实用新型的高密度多芯片模块。

附图说明

图1为传统在封装基板上布植多芯片的封装体结构示意图；

图2为本实用新型实施例所提供的在晶圆底材上形成一绝缘层、多层内联线层、与第一及第二焊垫的示意图；

图3为本实用新型实施例在晶圆底材内形成多数个导通孔的示意图；

图4为本实用新型实施例在晶圆底材及绝缘层内形成多数个导通插塞，并在任一导通插塞的表面形成一第三焊垫的示意图；

图5为本实用新型实施例将多数个芯片连接第三焊垫并进行覆晶接合构装的示意图；

图6为本实用新型实施例将高密度多芯片模块黏结至基板上的示意图；及

图7为将本实用新型另一实施例的高密度多芯片模块黏结至基板上的示意图。

图中符号说明

10       芯片

20       焊接凸块

30       基板

35       引线

40       封胶

100      晶圆底材

102      晶圆底材的第一表面

104      晶圆底材的第一表面

110      绝缘层

120      多层内联线层

122      多层内联线层的第一表面

124      多层内联线层的第二表面

131      第一焊垫

132      第二焊垫

140      导通孔

150      导通插塞

170      第三焊垫

200     主动式芯片

210     第一焊接凸块

250     被动式芯片

260     电极

400     覆晶填充物

500     基板

510     第四焊垫

520     第二焊接凸块

600     IC芯片

610     高密度多芯片模块的底材

620     第三焊接凸块

630     覆晶填充物

具体实施方式

本实用新型的一些具体实施例详细描述如下。然而，除了详细描述外，本实用新型还可以广泛地在其它的实施例中，且本实用新型的范围不受实施例的限定，以其本实用新型的权利要求所限定的范围为准。

本实用新型提供了一种高密度多芯片模块，利用在集成电路底材形成多数个导通插塞，并以此导通插塞连结多数个芯片而形成高密度多芯片模块，以提高芯片聚集的密度。参照图2所示，此为本实用新型实施例所提供的集成电路底材并在该底材上形成一绝缘层、一多层内联线层、与第一及第二焊垫的示意图。本实用新型首先提供一集成电路硅晶圆底材100，并在晶圆底材100第一表面102上形成一绝缘层110。接下来在此绝缘层110的表面上形成多层内联线层120，其中多层内联线层120的第一表面122形成有多数个第一焊垫131、第二表面124形成有多数个第二焊垫132。接下来进行一研磨的程序由晶圆底材100的一第二表面104上移除部分的晶圆底材100，以减少该晶圆底材100的厚度。通常在经过研磨制程后，晶圆底材的厚度大约为10至500微米(micron meter)，且此研磨的程序大部分采用化学机械研磨的制程。

参照图3所示，此为在晶圆底材内形成多数个导通孔的示意图。当利用研磨的方式由晶圆底材100的第二表面104缩小晶圆底材100的厚度后，随即由晶圆底材100的第二表面104上进行蚀刻的制程，以移除部分的晶圆底材100及部分的绝缘层110，在晶圆底材100及绝缘层110内形成多数个导通孔140，其中任一导通孔140的底部均露出该第二焊垫132。在蚀刻的过程中，首先在部分的晶圆底材100的第二表面104上形成一第一光阻层。接下来即可利用离子束蚀刻、反应式离子蚀刻(Reactive Ion Etching)、化学蚀刻(Chemical Etching)、雷射蚀刻、紫外光蚀刻、或是电化学蚀刻等制程依序移除部分的晶圆底材100及部分的绝缘层110。最后移除此第一光阻层即可在晶圆底材100与绝缘层110内形成多数个导通孔140，并露出多层内联线层120的第二焊垫132。

参照图4所示，此为在晶圆底材及绝缘层内形成多数个导通插塞，并在任一导通插塞的表面形成一第三焊垫的示意图。当在晶圆底材100及绝缘层110内形成多数个导通孔140后，随即可在晶圆底材的第二表面上形成一第二光阻层并在多数个导通孔140内形成一金属层150，其中此金属层150的材质为钨或铜或其它金属，且此金属层150将填满任一导通孔。最后移除第二光阻层与多余的金属层150以在晶圆底材100及绝缘层110内形成多数个导通插塞。此些导通插塞的用途即为用来连接多层内联线层120与其它组件，以使讯号能在多层内联线层120与其它组件之间传递。在晶圆底材100及绝缘层110内形成多数个导通插塞150之后，随即在在晶圆底材的第二表面上形成一第三光阻层，并在任一导通插塞150的表面上形成一第三焊垫170。最后移除第三光阻层即可完成本实用新型的高密度多芯片模块的底材。其中第三焊垫170的位置即为后续与其它组件电性接触的位置。

参照图5所示，此为将多数个芯片连接第三焊垫并进行覆晶接合构装的示意图。所采用的多数个芯片分为两种形式的芯片，一种为主动式芯片(Active Chip)200，另一种为被动式芯片(Passive Chip)250。主动式芯片200为一覆晶芯片(Flip-Chip)，其上包含多数个第一焊接凸块210。当多数个第一焊接凸块210黏结至第三焊垫170上时，即可将主动式芯片电性连结于高密度多芯片模块的底材300上。被动式芯片250上则包含多数个电极260。当多数个电极260黏结至第三焊垫170上时，即可将被动式芯片电性连结于高密度多芯片模块的底材300上。最后进行一覆晶接合构装制程，以将覆晶填充物400充填至各芯片与高密度多芯片模块底材300之间，用以保护多数个芯片200及250与高密度多芯片模块底材300之间的接合处即可完成本实用新型的高密度多芯片模块。由于在本实用新型的高密度多芯片模块上，被动式芯片可被设计安排在主动式芯片的旁边，因此将可改善构装集成电路的电性表现。由于本实用新型先对多数个芯片进行一模块化制程，因此讯号在多数个芯片之间的传递不再像是传统技术一样必须经由基板上的电路传递，因此本实用新型所提供的芯片不但可缩小多芯片封装的体积，更可提高多芯片封装体的效能。

当本实用新型的高密度多芯片模块制作完成之后，随即可视制程与产品需求的不同做各种变化，以下所述的实施例仅为应用本实用新型的两种方式，但并不限制本实用新型的范围。

参照图6所示，此为将本实用新型的高密度多芯片模块黏结至封装基板上的示意图。首先提供一封装基板500且此基板的表面上包含多数个第四焊垫510。接下来可将多数个第二焊接凸块520黏结至高密度多芯片模块上的多层内联线层的第一表面122上的第一焊垫131上。最后将多数个第二焊接凸块520以覆晶接合方式黏结至基板500表面上的多数个第四焊垫510，上即可一多芯片模块封装体结构。

参照图7所示，此为将本实用新型另一实施例的高密度多芯片模块黏结至基板上的示意图。本实施例中一被动芯片250及一主动IC芯片200分别连结并堆栈于另一IC芯片600的背面，而该IC芯片600则覆晶堆栈于如前述的多芯片模块底材610，焊接凸块之间包含覆晶填充物630以保护焊接凸块与高密度多芯片模块。高密度多芯片模块中诸芯片的电性连接方式均是利用本实用新型所提出的面对背内联线的三度空间堆栈方式，以增加各芯片间讯号传输的效能。当然，堆栈的层数及芯片数目将不限于本实施例。当本实用新型的高密度多芯片模块形成之后，还可视产品的需求与另一多芯片模块的底材以覆晶方式相互结合。

综合上述，本实用新型提供了一种高密度多芯片模块，利用在集成电路底材形成多数个导通插塞，并以此导通插塞连结多数个芯片，以面对背内联线的三度空间堆栈方式完成芯片间的电性连接，而形成高密度多芯片模块，以提高芯片聚集的密度。本实用新型首先在一集成电路底材上依序形成一绝缘层及多层内联线层，其中多层内联线层的第一表面设有多数个第一焊垫、第二表面设有多数个第二焊垫。接着，利用研磨制程以减少集成电路底材的厚度，其中此研磨的制程通常为化学机械研磨制程。经过此研磨制程后，晶圆底材的厚度大约为10至500微米。接下来进行蚀刻的制程依序贯穿集成电路底材及绝缘层，以于其内形成多数个导通孔，其中任一导通孔的底部均露出第二焊垫。接下来在多数个导通孔内填入金属以形成多数个导通插塞，并在任一导通插塞的表面上形成第三焊垫。最后，可将至少一芯片电性连接至此第三焊垫，其中该芯片可为主动芯片或被动芯片或上述两者，并针对任一主动芯片与第三焊垫接触处进行覆晶接合构装制程，即可完成本实用新型的高密度多芯片模块。利用本实用新型所提出的面对背内联线的三度空间堆栈方式，可增加各芯片间讯号传输的效能，且模块中芯片的数目及堆栈的层数可任意组合，并可同时整合主动及被动组件于同一芯片模块中。利用本实用新型的高密度多芯片模块可简化多芯片组件的制程步骤并可提高多芯片模块构装的品质。利用本实用新型的高密度多芯片模块更可改善多芯片模块构的装电性表现，不仅具有实用功效外，并且为前所未见的设计，具有显著的功效性与进步性。

以上所述仅为本实用新型的较佳实施例而已，并非用以限定本实用新型的申请专利范围；凡其它未脱离本实用新型所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求所限定的专利范围内。

Claims (9)

1.一种高密度多芯片模块结构，其中该结构包含：

一第一多芯片模块底材，包含：

一集成电路底材，包含一第一表面与一第二表面；

一绝缘层，位于该集成电路底材的该第一表面上；

一多层内联线结构，其特征在于，位于该绝缘层上，包含一第三表面与一第四表面，其中该第四表面系为该绝缘层与该多层内联线结构的界面，且该第三表面设有多数个第一焊垫、该第四表面设有多数个第二焊垫；

多数个导通插塞，贯穿该集成电路底材与该绝缘层，并分别与该些第二焊垫相接触；

多数个第三焊垫，位于该集成电路底材的第二表面，并分别与该些导通插塞相接触；及

多数个芯片，位于该集成电路底材的该第二表面上且电性连接至该些第三焊垫。

2.如权利要求1所述的高密度多芯片模块结构，其特征在于，上述的该集成电路底材系为硅晶圆基材。

3.如权利要求1所述的高密度多芯片模块结构，其特征在于，上述的芯片系为主动式芯片。

4.如权利要求3所述的高密度多芯片模块结构，其特征在于，上述的主动式芯片系以覆晶接合方式固定于该集成电路底材的该第二表面上。

5.如权利要求1所述的高密度多芯片模块结构，其特征在于，上述的芯片系为被动式芯片。

6.如权利要求1所述的高密度多芯片模块结构，其特征在于，上述的该多数个芯片系分别各自电性连接至该集成电路底材的该些第三焊垫。

7.如权利要求1所述的高密度多芯片模块结构，其特征在于，上述的该多数个芯片系包括下述结构：至少一芯片系电性连结并堆栈于一第一主动式芯片的背面，其中该第一主动式芯片系以覆晶接合方式固定于所述的第一多芯片模块底材。

8.如权利要求7所述的高密度多芯片模块结构，其特征在于，上述的至少一芯片系包括一第二主动式芯片，其系以覆晶接合方式固定于该第一主动式芯片的背面。

9.如权利要求7所述的高密度多芯片模块结构，其特征在于，上述的至少一芯片系包括一被动式芯片。

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