CN220733361U - 晶片总成以及集成电路制造系统 - Google Patents

Abstract

一种晶片总成以及集成电路制造系统，集成电路晶片总成包括集成电路晶粒，集成电路晶粒包括第一基板，晶体管形成在第一基板中；第一结构，含有第一金属化组件；以及第二结构，含有第二金属化组件。第一结构安置在第一基板的第一侧之上。第二结构安置在与第一侧相反的第一基板的第二侧之上。晶片总成包括通过第二侧接合至集成电路晶粒的第二基板。晶片总成包括沟槽，延伸穿过第二基板且穿过集成电路晶粒的第二结构。沟槽的侧壁至少部分地通过一或多个保护层限定。

Description

晶片总成以及集成电路制造系统

技术领域

本揭露是关于一种晶片总成以及一种集成电路制造系统。

背景技术

半导体集成电路(semiconductor integrated circuit，IC)工业已经历指数增长。IC材料及设计中的技术进步已产生每一世代具有相较于先前世代的较小及较复杂电路的IC的世代。在IC进化的过程中，功能密度(亦即，每晶片面积互连装置的数目)已大体上增加，而几何形状大小(亦即，可使用制造工艺创造的最小组件(或接线)已减小。此按比例缩小工艺通常通过提高生产效率及降低相关成本来提供效益。

然而，在按比例缩小工艺继续时，该按比例缩小工艺已引起某些制造挑战。例如，可作为除错工艺的一部分而测试已经历故障或其他效能问题的IC晶片以识别故障或效能问题的来源。然而，因为IC晶片是在愈来愈小的技术节点下制造，所以IC晶片的除错可变得日益困难。通常，IC晶片上的现有电路组件(例如，现有金属化组件)可阻挡通过IC晶片发射的信号，此状况可干扰除错工艺。因此，尽管现有IC晶片除错工艺已大体上适用于该等现有IC晶片除错工艺的预期目的，但该等现有IC晶片除错工艺尚未在每一方面完全令人满意。

实用新型内容

本揭示案的一个态样是关于IC晶片总成。晶片总成包括集成电路(integratedcircuit，IC)晶粒，该集成电路晶粒包括多个晶体管形成在其中的第一基板、含有多个第一金属化组件的第一结构，及含有多个第二金属化组件的第二结构。第一结构安置在第一基板的第一侧之上。第二结构安置在与第一侧相反的第一基板的第二侧之上。晶片总成包括通过第二侧接合至IC晶粒的第二基板。晶片总成包括沟槽，该沟槽延伸穿过第二基板且穿过IC晶粒的第二结构。沟槽的侧壁至少部分地通过一或多个保护层限定。

本揭示案的另一态样是关于集成电路制造系统。系统包括集成电路(integratedcircuit，IC)封装总成。IC封装总成包括含有多个晶体管的半导体基板。IC封装总成包括互连结构，该互连结构安置在半导体基板的第一侧之上。IC封装总成包括功率输送网络(power delivery network，PDN)结构，该功率输送网络结构安置在与第一侧相反的半导体基板的第二侧之上。IC封装总成包括印刷电路板(printed circuit board，PCB)基板，该印刷电路板基板耦接至PDN结构。沟槽自第二侧延伸穿过PCB且至少部分地延伸至PDN中。系统包括信号侦测工具，该信号侦测工具用以侦测通过IC封装总成发射的信号。信号在通过信号侦测工具侦测之前传播出沟槽。

本揭示案的又一态样是关于晶片总成。晶片总成包含集成电路晶粒、电路板基板以及沟槽。集成电路晶粒包括其中形成有多个晶体管的一半导体基板、含有多个金属化组件的一第一结构以及含有一功率输送网络的组件的一第二结构，其中第一结构安置在半导体基板的一第一侧之上，且第二结构安置在与第一侧相反的半导体基板的一第二侧之上。电路板基板，通过第二侧接合至集成电路晶粒。沟槽，延伸穿过电路板基板且穿过集成电路晶粒的第二结构，其中沟槽的侧壁至少部分地通过一或多个保护层限定，沟槽自第二侧至少部分地穿过功率输送网络垂直地延伸，功率输送网络暴露于沟槽。

附图说明

当与附图一起阅读时，本揭示案的态样自以下详细描述更好地理解。应强调，根据工业中的标准实践，各种特征未按比例描绘。事实上，各种特征的尺寸可出于论述的清晰性而任意地增加或减少。亦应强调，所附附图仅例示本揭露的典型实施例，且因此不应视为对范畴的限制，因为本揭露可同样适用于其他实施例。

图1A例示鳍式场效晶体管(fin-type field effect transistor，FinFET)装置的三维透视图；

图1B例示FinFET装置的俯视图；

图1C例示多通道全环绕栅极(gate-all-around，GAA)装置的三维透视图；

图2至图12例示根据本揭示案的实施例的处于封装及测试的各种级段处的IC晶片总成的一系列横截面侧视图；

图13例示根据本揭示案的实施例的IC晶片总成的平面俯视图；

图14例示根据本揭示案的实施例的形成于IC晶片总成中的沟槽的不同实施例的平面俯视图轮廓；

图15例示根据本揭示案的实施例的电气效能的图表；

图16为根据本揭示案的各种态样的SRAM单元的电路示意图；

图17为根据本揭示案的各种态样的制造系统的方块图；

图18为例示根据本揭示案的各种态样的方法的流程图。

【符号说明】

90:集成电路装置/IC装置

110:基板

120:三维主动区/鳍结构/鳍片

122:源极/漏极组件

130:隔离结构

140:栅极结构

150:全环绕栅极装置/GAA装置

155:层

160:栅极间隔物结构

165:封盖层

170:纳米结构

175:介电内间隔物

180:导电源极/漏极触点

185:层间介电质/ILD

200:IC晶粒

210:晶体管

220:多层互连结构

230:前侧

231:背侧

240:金属接线

245:导电通孔

250:层间介电质/ILD

260:接合层

270:载体基板

280:功率输送网络/PDN

290:导电凸块

300:IC封装总成

310:基板

320:金属接线

330:通孔

340:介电材料

350:导电衬垫

360:导电凸块

370:模制材料

400:沟槽形成工艺

410:沟槽

440:沉积工艺

450:再填充材料

500:沟槽形成工艺

510:沟槽

540:沉积工艺

550:再填充材料

600:沟槽形成工艺

610:沟槽

640:沉积工艺

650:再填充材料

700:沟槽形成工艺

710,710A,710B,710C,710D,710E,710F,710G,710H:沟槽

720:侦测工具

730:信号

740A:金属接线

740B:金属衬垫

750:图表

760:绘图

770:绘图

800:单端口SRAM单元

900:集成电路制造系统

902,904,906,908,910,912,914,916:实体

918:通信网络

1000:方法

1010,1020,1030,1040,1050,1060:步骤

PU1:上拉晶体管

PU2:上拉晶体管

PD1:下拉晶体管

PD2:下拉晶体管

SN1:第一储存节点

SNB1:互补第一储存节点

PG1:通路栅极晶体管

PG2:通路栅极晶体管

BL:位元线

BLB:互补位元线

WL:字元线

H0:厚度

H1,H2,H3,H4:高度

Z1,Z2,Z3,Z4:宽度

W1,W2,W3:宽度

具体实施方式

以下揭示内容提供用于实行所提供主题的不同特征的许多不同实施例或实例。以下描述组件及配置的特定实例以简化本揭示案。当然，这些仅为实例，且不欲为限制性的。例如，以下描述中的第一特征在第二特征上方或之上的形成可包括其中第一特征及第二特征是直接接触地形成的实施例，且可亦包括其中额外特征可形成在第一特征与第二特征之间，使得第一特征及第二特征可并非直接接触的实施例。另外，本揭示案可在各种实例中重复参考数字及/或字母。此重复用于简单性及清晰性的目的，且本质上不规定所论述的各种实施例及/或组态之间的关系。

此外，可在本文中使用诸如“下方”、“以下”、“下”、“上方”、“上”等的空间相对术语以便于描述以描述如图中例示的一个元件或特征与另一元件(多个)或特征(多个)的关系。空间相对术语意欲涵盖除图中描绘的方位之外的使用或操作中的装置的不同方位。设备可以其他方式定向(旋转90度或以其他方位)且本文中使用的空间相对描述符同样可据此加以解释。

更进一步，当数字或数字的范围用“约”、“近似”等加以描述时，该术语意欲涵盖在包括所描述数字的合理范围内的数字，诸如在所描述数字的+/-10％或熟悉此项技术者理解的其他值内。例如，术语“约5nm”涵盖范围自4.5nm至5.5nm的尺寸。

本揭示案一般而言是关于用以封装诸如超级功率轨(Super Power Rail，SPR)晶片的IC晶片，使得IC晶片可在不遭遇与IC晶片上的现有金属化组件的干扰问题的情况下便利地除错的独特制造工艺流程。更详细地，习知IC晶片通常包括半导体基板，晶体管形成在该半导体基板上(或在该半导体基板中)。金属化组件然后经形成在基板的一个侧(通常称为“前侧”)上。金属化组件可包括金属接线或导电通孔，该等金属接线或导电通孔为多层互连结构的部分。在IC晶片经历除错工艺以识别故障时，电气测试信号可经发送至IC晶片以使IC晶片以给定模式操作。IC晶片可在其操作期间发射信号，且发射侦测工具(例如，电子束(electron beam或e-beam)机器)可置放在IC晶片的“背侧”(例如，与金属化组件相反的侧)上以收集发射的信号。基于对自测试中IC晶片发射的信号的分析，可识别故障的来源(例如，失效的位置及/或失效的原因)。

然而，在IC晶片前进至更先进的技术节点时，一些IC晶片(例如，SPR晶片)现具有在基板的两个侧上的金属化组件。换言之，诸如金属接线及通孔的金属化组件可不仅存在于基板的前侧上，而且同样存在于基板的背侧上。因而，与发射侦测工具相对于正除错的IC晶片置放在何处或如何置放无关，通过彼IC晶片发射的信号可由前侧或背侧上的金属化组件阻挡或以其他方式阻碍，此状况使测试为困难的且不令人满意的。

为解决以上所论述的问题，本揭示案利用新颖的封装及测试工艺流程来部分地移除印刷电路板(printed circuit board，PCB)及定位于IC晶片的背侧上的金属化组件中的一些。此举形成沟槽，该沟槽使IC晶片的目标区域暴露且允许来自IC晶片的目标区域的信号发射出沟槽。发射的信号然后可通过用于故障分析的侦测工具侦测。然而，因为半导体装置大小(包括金属化组件)正变得较小，所以沟槽自身的形成可对金属化组件造成损坏(例如，一或多个金属接线的部分或完全崩溃)且/或导致电气短路。为避免由沟槽的形成引起的问题，本揭示案利用多步方法来形成沟槽。例如，第一沟槽可经形成以部分地延伸至PCB中，且第一再填充材料可经沉积至第一沟槽中。第二沟槽然后可经形成在第一再填充材料中，其中第二沟槽比第一沟槽窄且进一步延伸至PCB中。第二沟槽然后充满第二再填充材料。第三沟槽然后可经形成在第二再填充材料中，其中第三沟槽比第二沟槽窄且完全穿过PCB延伸。第三沟槽然后充满第三再填充材料。第四沟槽然后可形成在第三再填充材料中，其中第四沟槽比第三沟槽窄且完全穿过PCB延伸且部分地延伸至IC晶片的IC晶粒中，例如，通过延伸穿过形成于IC晶粒的背侧上的金属化组件。在第二、第三，及第四沟槽经形成时，第一、第二，及第三再填充材料的剩余部分可充当用于IC晶片的其余部分的保护组件，因为它们保护金属化组件(例如，PCB的金属接线)免受损坏或电气短路。

现参考图1A、图1B、图1C，及图2至图18更详细地论述本揭示案的各种态样。更详细地，图1A至图1B例示示例性FinFET装置，且图1C例示示例性GAA装置。图2至图12例示根据本揭示案的实施例的处于封装/测试的各种级段处的IC晶片总成的横截面侧视图。图13例示根据本揭示案的实施例的IC晶片总成的平面俯视图。图14例示根据本揭示案的实施例的形成于IC晶片总成中的沟槽的不同实施例的平面俯视图轮廓。图15例示两个不同IC晶片的电气效能的图表。图16例示本揭示案的IC晶粒可实行于其中的记忆体装置。图17例示可用来制造本揭示案的IC装置的半导体制造系统。图18例示根据本揭示案的各种态样的封装及测试IC装置的方法。

现参考图1A及图1B，分别例示集成电路(Integrated Circuit，IC)装置90的一部分的三维透视图及俯视图。IC装置90使用诸如三维鳍线场效晶体管(fin-line FET，FinFET)的场效晶体管(field-effect transistor，FET)加以实行。FinFET装置具有自基板垂直突出的半导体鳍结构。鳍结构为主动区，源极/漏极区(多个)及/或通道区是由该等主动区形成。源极/漏极区(多个)可取决于上下文而单独地或共同地涉及源极或漏极。源极/漏极区可亦涉及提供用于多个装置的源极及/或漏极的区域。栅极结构部分地包裹在鳍结构周围。近年来，FinFET装置已由于其与习知平面晶体管相比的增强的效能而获得流行性。

如图1A中所示，IC装置90包括基板110。基板110可包含元素(单元素)半导体，诸如硅、锗，及/或其他合适的材料；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟，及/或其他合适的材料；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP，及/或其他合适的材料。基板110可为具有均匀成份的单层材料。替代地，基板110可包括具有适合于IC装置制造的类似或不同成分的多个材料层。在一个实例中，基板110可为绝缘体上硅(silicon-on-insulator，SOI)基板，该绝缘体上硅基板具有形成在氧化硅层上的半导体硅层。在另一实例中，基板110可包括导电层、半导体层、介电层、其他层，或其组合。诸如源极/漏极区的各种掺杂区域可形成在基板110中或上。掺杂区域可取决于设计要求而用诸如磷或砷的n型掺杂剂，及/或诸如硼的p型掺杂剂加以掺杂。掺杂区域可直接形成在基板110上，在p型井结构中，在n型井结构中，在双井结构中，或使用升起结构。掺杂区域可通过掺杂原子的植入、原位掺杂磊晶生长，及/或其他合适的技术形成。

三维主动区120形成在基板110上。主动区120可包括自基板110向上突出的伸长鳍状结构。因而，主动区120可在下文中可互换地称为鳍结构120或鳍片120。鳍结构120可使用包括光微影及蚀刻工艺的合适的工艺加以制造。光微影工艺可包括形成覆盖基板110的光阻剂层，使光阻剂暴露于图案，执行后曝光烘烤工艺，及将光阻剂进行显影以形成包括抗蚀剂的遮罩元件(未示出)。遮罩元件然后经使用将凹部蚀刻至基板110中，从而在基板110上留下鳍结构120。蚀刻工艺可包括干蚀刻、湿蚀刻、反应离子蚀刻(reactive ion etching，RIE)，及/或其他合适的工艺。在一些实施例中，鳍结构120可通过双图案化或多图案化工艺形成。通常，双图案化或多图案化工艺将光微影及自对准工艺组合，从而允许创造具有例如小于另外使用单个直接光微影工艺可获得的事物的节距的图案。作为一实例，层可形成在基板之上且使用光微影工艺加以图案化。使用自对准工艺在图案化层旁边形成间隔物。层次然后经移除，且剩余间隔物，或心轴然后可用来图案化鳍结构120。

IC装置90亦包括形成在鳍结构120之上的源极/漏极组件122。源极/漏极组件122(亦称为源极/漏极区)可取决于上下文而单独地或共同地涉及晶体管的源极或漏极。源极/漏极组件122可包括在鳍结构120上磊晶地生长的磊晶层。IC装置90进一步包括形成在基板110之上的隔离结构130。隔离结构130将IC装置90的各种组件电气地分离。隔离结构130可包括氧化硅、氮化硅、氮氧化硅、氟化物掺杂的硅酸盐玻璃(fluoride-doped silicateglass，FSG)、低k介电材料，及/或其他合适的材料。在一些实施例中，隔离结构130可包括浅沟槽隔离(shallow trench isolation，STI)特征。在一个实施例中，隔离结构130是通过在鳍结构120的形成期间蚀刻基板110中的沟槽形成。沟槽然后可充满以上描述的隔离材料，接着为化学机械平坦化(chemical mechanical planarization，CMP)工艺。其他隔离结构诸如场氧化物、硅局部氧化(local oxidation of silicon，LOCOS)，及/或其他合适的结构可亦实行为隔离结构130。替代地，隔离结构130可包括多层结构，例如，具有一或多个热氧化物衬里层。

IC装置90亦包括栅极结构140，栅极结构140形成在鳍结构120之上且在每一鳍120的通道区中的三个侧上啮合鳍结构120。换言之，栅极结构140各自包裹在多个鳍结构120周围。栅极结构140可为虚拟栅极结构(例如，含有氧化物栅极介电质及多晶硅栅极电极)，或该等栅极结构可为高k金属栅极(High-k metal gate，HKMG)结构，该高k金属栅极结构含有高k栅极介电质及金属栅极电极，其中HKMG结构是通过替换虚拟栅极结构形成。尽管本文中未描绘，但栅极结构140可包括额外材料层，诸如鳍结构120上的接面层、封盖层、其他合适的层，或其组合。

参考图1A至图1B，多个鳍结构120各自沿X方向纵向地定向，且多个栅极结构140各自沿Y方向纵向地定向，亦即，大体垂直于鳍结构120。在许多实施例中，IC装置90包括额外特征，诸如沿栅极结构140的侧壁安置的栅极间隔物、安置在栅极结构140之上的硬遮罩层(多个)，及许多其他特征。

图1C例示示例性多通道全环绕栅极(gate-all-around，GAA)装置150的三维透视图。GAA装置具有多个伸长纳米结构通道，该等伸长纳米结构通道可经实行为纳米管、纳米板，或纳米线。出于一致性及清晰性的原因，图1C及图1A至图1B中的类似组件将相同地标记。例如，诸如鳍结构120的主动区在Z方向上自基板110垂直向上上升。隔离结构130提供鳍结构120之间的电气分离。栅极结构140定位于鳍结构120之上且定位于隔离结构130之上。层155定位于栅极结构140之上，且栅极间隔物结构160定位于栅极结构140的侧壁上。封盖层165形成在鳍结构120之上以在隔离结构130的形成期间保护鳍结构120免受氧化。

多个纳米结构170安置在鳍结构120中的每一个之上。纳米结构170可包括纳米板、纳米管，或纳米线，或在X方向上水平地延伸的一些其他类型的纳米结构。栅极结构140下方的纳米结构170的部分可充当GAA装置150的通道。介电内间隔物175可安置在纳米结构170之间。另外，尽管出于简单性原因未例示，但纳米结构170的每一堆叠可通过栅极介电质以及栅极电极沿圆周包裹。在所例示实施例中，栅极结构140外侧的纳米结构170的部分可充当GAA装置150的源极/漏极特征。然而，在一些实施例中，连续源极/漏极特征可磊晶地生长在栅极结构140外侧的鳍结构120的部分之上。无论如何，导电源极/漏极触点180可形成在源极/漏极特征之上以向该等源极/漏极特征提供电气连接性。层间介电质(interlayerdielectric，ILD)185形成在隔离结构130之上且形成在栅极结构140及源极/漏极触点180周围。ILD 185可称为ILD0层。在一些实施例中，ILD 185可包括氧化硅、氮化硅，或低k介电材料。

图1A至图1B的FinFET装置及图1C的GAA装置可经利用来实行具有各种功能性的电气电路，诸如记忆体装置(例如，静态随机存取记忆体(static random access memory，SRAM)装置)、逻辑电路、输入/输出(input/output，I/O)装置、特定应用集成电路(application specific integrated circuit，ASIC)装置、射频(radio frequency，RF)电路、驱动器、微控制器、中央处理单元(central processing unit，CPU)、影像感测器等，作为非限制性实例。

图2例示根据本揭示案的各种实施例的含有以上所论述的图1A至图1C的FinFET或GAA晶体管的IC晶粒200的图解断裂横截面侧视图。IC晶粒200在其前侧及其背侧两者上具有金属化组件。如以上所论述，金属化组件的此配置可使通过IC晶粒200发射(且旨在通过侦测工具侦测)的信号由金属化组件阻挡，此状况可干扰除错工艺。为解决此问题，本揭示案涉及新颖封装工艺流程，使得通过IC晶片发射的信号可在无障碍的情况下通过检测工具侦测，如以下将参考图3至图18更详细地论述。

仍然参考图2，所例示实施例中的IC晶粒200为超功率轨(Super Power Rail，SPR)晶粒。在那方面，在习知晶片结构中，基板上的晶体管的源极/漏极触点及栅极触点将晶体管的源极/漏极特征连接至基板的前侧上之上的互连结构。在IC装置的尺寸缩小时，源极触点及栅极触点间的紧密接近性可减少用于形成这些触点的工艺视窗且可增加该等触点间的寄生电容。为减轻这些担忧，SPR晶片可通过SPR晶片的基板实行背侧源极/漏极触点以与源极/漏极特征接触，且功率轨经形成于基板的背侧上以与背侧源极/漏极触点接触。因为SPR结构的实行缓和触点的拥挤，所以SPR晶片需要用于先进技术节点的功率输送网络(power delivery network，PDN)上的效能提高的现代解决方案。

现在在下文论述IC晶粒200的额外细节。IC晶粒200包括多个晶体管210。晶体管210可形成在以上所论述的基板110中或上，基板110可包含元素(单元素)半导体、化合物半导体、合金半导体，及/或其他合适的材料。晶体管210可包括图1B至图1C中所示的FinFET晶体管及/或图1C中所示的GAA晶体管。晶体管210可包括主动区，诸如以上与图1A至图1C相联系地论述的鳍结构120或纳米结构170的堆叠。晶体管210亦包括以上所论述的高k金属栅极(High-k metal gate，HKMG)结构140，高k金属栅极结构140可部分地包裹在主动区周围(例如，包裹在鳍结构周围)。如以上所论述，HKMG结构可通过替换虚拟栅极结构形成，且该等HKMG结构可各自包括高k栅极介电质及含金属栅极电极。高k栅极介电质的示例性材料包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆，或其组合。含金属栅极电极可包括一或多个功函数金属层及一或多个填充金属层。功函数金属层可用以调谐各别晶体管的功函数。用于功函数金属层的示例性材料可包括氮化钛(TiN)、铝化钛(TiAl)、氮化钽(TaN)、碳化钛(Tic)、碳化钽(TaC)、碳化钨(WC)、氮化钛铝(TiAlN)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)，或其组合。填充金属层可充当栅极电极层的主要导电部分。出于简单性的原因，晶体管210的细节在图2或后续图中未例示。

基板110具有两个相反侧，例如，侧230及侧231。侧230亦可在下文中可互换地称为IC晶粒200的前侧230，且侧231亦可在下文中可互换地称为IC晶粒200的背侧231。多层互连结构220形成在基板110的侧230上。互连结构220包括多个图案化介电层及互连导电层。这些互连导电层提供形成在基板110中的电路、输入/输出，及各种掺杂特征之间的互连(例如，配线)。例如，互连结构220可包括多个互连层，亦称为金属层(例如，M1、M2、M3等)。互连层中的每一个包括多个金属接线，诸如金属接线240。互连结构220可亦包括多个导电通孔，导电通孔245，该多个导电通孔将各种金属接线240电气地耦接在一起。金属接线240及导电通孔245可含有导电材料，诸如铝、铜、铝合金、铜合金、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、钴、钌、金属硅化物，或其组合。互连结构220亦包括层间介电质(interlayerdielectric，ILD)250，层间介电质250提供互连层之间的电气及实体隔离。ILD 250可包括诸如氧化物材料或低k介电质的介电材料。可以说金属接线240及导电通孔245嵌入ILD 250中。

接合层260安置在互连结构220之上。在一些实施例中，接合层260包括氧化物材料。接合层260将载体基板270接合至IC晶粒200的其余部分。例如，互连结构220通过接合层260接合至载体基板270。在一些实施例中，载体基板270包括块体硅。在其他实施例中，载体基板270包括为IC晶粒200的其他部分提供充分的刚性及/或机械支撑的另一个合适的材料。

虽然互连结构220、接合层260，及载体基板270定位于基板110的侧230(例如，前侧)上，但功率输送网络(power delivery network，PDN)280形成于基板110的侧231(例如，背侧)上。PDN 280为将来自导电衬垫位置的功率及接地电压输送至IC晶粒200的各种组件(例如，晶体管210)的结构。在一些实施例中，PDN 280包括多个层，其中每个层包括一或多个功率轨及/或接地轨。功率轨或接地轨可呈金属接线的形式。PDN 280的各种层可通过导电通孔电气地互连在一起。至PDN 280(及至IC晶粒200的其余部分)的电气连接性可通过定位于PDN 280的侧231上的导电凸块290(例如，焊球)获得。

因为PDN 280包括金属接线及通孔，如互连结构220，所以可以说IC晶粒200具有形成在其前侧230及其背侧231两者上的金属化组件。在无PDN实行于其背侧(亦即，本文中类似于背侧231)上的习知IC晶粒200中，通过IC晶粒200发射的信号当IC晶粒200正经除错时可通过置放在IC晶粒200的背侧上的侦测工具侦测，而无来自金属化组件的障碍或干扰。然而，对于本文中所例示的IC晶粒200，PDN 280的金属接线及/或通孔可至少部分地阻挡通过IC晶粒200发射的信号的传输。为解决此问题，本揭示案涉及封装及测试工艺，其中沟槽或开口穿过形成于背侧231上。此沟槽允许通过IC晶粒200发射的信号到达置放在背侧231上的侦测工具而不受阻碍，如以下更详细地论述。

现参考图3，IC晶粒200可实行为IC封装总成300的一部分。IC封装总成300进一步包括基板310，基板310附接至IC晶粒200。在一些实施例中，基板310包括印刷电路板(printed circuit board，PCB)，该印刷电路板可包括各自用于路由电气信号的多个层。例如，PCB可包括层中的每一个中的多个金属接线，诸如金属接线320。PCB可亦包括多个通孔330，多个通孔330互连来自不同层的金属接线320。金属接线320及通孔330通过介电材料340彼此隔离。PCB(作为基板310的一示例性实施例)可进一步包括多个导电衬垫350，多个导电衬垫350可接合至多个导电凸块360，多个导电凸块360分别定位于基板310的背侧231上。在一些实施例中，导电衬垫350可为最接近于背侧231定位的金属层的金属接线。

IC晶粒200通过IC晶粒200的背侧231接合至基板310。例如，导电凸块290接合在IC晶粒200与基板310之间，而模制材料370包围IC晶粒200。导电凸块290允许电气信号在IC晶粒200与基板310之间传输，而模制材料370为导电凸块290及IC晶粒200及基板310的表面上的其他组件提供电气隔离及实体保护。因而，基板310的各种层可经利用来执行用于IC晶粒200的额外电气路由。在一些实施例中，基板310不具有含有晶体管的主动电路。在一些其他实施例中，基板310可包括额外电路，该额外电路可提供与IC晶粒200上的电路相同的功能性或可提供相对于IC晶粒200上的电路的不同功能性。

在一些实施例中，IC封装总成300可为准备售卖给客户的IC封装总成。换言之，客户可自IC封装总成300的制造商购买IC封装总成300，且将IC封装总成300实行于现代电子装置上，该等现代电子装置诸如桌上型或膝上型计算机、移动电话、电视、无线电、汽车、卫星定位装置、家用电器等。然而，有时，IC封装总成300的复制在实际使用期间或在IC封装总成300经运送至客户之前或之后的测试期间可经历失效或遭遇各种错误。IC封装总成300的此失败或有错误复制然后可作为除错工艺的一部分而经测试，以识别失效的原因及/或来源。在此除错工艺中，可希望自背侧231侦测自IC晶粒200发射的信号。为确保PDN 280的金属化特征不阻碍或干扰来自IC晶粒200的信号的发射，沟槽或开口将自背侧231形成，其中开口延伸穿过基板310且穿过PDN 280以使晶体管210的目标区域暴露。自晶体管210的目标区域发射的信号然后可通过沟槽传播且在无来自PDN 280的障碍的情况下通过置放在背侧231上的侦测工具侦测，如以下更详细地论述。

现参考图4，对IC封装总成300执行沟槽形成工艺400以在IC封装总成300中形成沟槽410。在一些实施例中，沟槽形成工艺400是使用机械钻头执行。沟槽410自背侧231朝向IC封装总成300的前侧230延伸，且该沟槽部分地穿过基板310延伸。换言之，基板310的高度H0(亦称为基板310的厚度H0)大于沟槽410的高度H1。沟槽410亦具有宽度Z1作为其侧向尺寸。在此级段，沟槽410为相对宽的及浅的。因而，可在大体上不损害基板310的情况下，例如，在不对定位于沟槽410的侧壁处的金属接线320及/或通孔330造成损害的情况下，且在不使这些金属接线320及/或通孔330电气地短路的情况下形成沟槽410。

现参考图5，对IC封装总成300执行沉积工艺440以使沟槽410充满再填充材料450。在一些实施例中，再填充材料450包括不导电胶材料。在一些其他实施例中，再填充材料450包括介电材料。在仍然其他实施例中，再填充材料450包括有机材料。再填充材料450将帮助保护基板310的部分免受由以下论述的额外沟槽形成工艺引起的损害。

现参考图6，对IC封装总成300执行沟槽形成工艺500以在IC封装总成300中形成沟槽510。在一些实施例中，沟槽形成工艺500亦使用机械钻头执行。类似于沟槽410，沟槽510亦自背侧231朝向IC封装总成300的前侧230部分地穿过基板310延伸。然而，沟槽510比沟槽410(参见图4)窄且深。例如，沟槽510的高度H2大于沟槽410的高度H1，且沟槽510的宽度Z2小于沟槽410的宽度Z1。再填充材料450的部分在沟槽510的形成之后剩余，且其部分地限定沟槽510的侧壁。在沟槽形成工艺500期间，再填充材料450的剩余部分帮助保护基板310的内部组件(例如，金属接线320及/或通孔330)免受潜在损害或电气短路。

现参考图7，对IC封装总成300执行沉积工艺540以使沟槽510充满再填充材料550。在一些实施例中，再填充材料550包括不导电胶材料。在一些其他实施例中，再填充材料550包括介电材料。在仍然其他实施例中，再填充材料550包括有机材料。在一些实施例中，再填充材料550具有与再填充材料450相同的材料成分。在其他实施例中，再填充材料550及再填充材料450具有不同的材料成分。例如，在一些实施例中，再填充材料550可比再填充材料450硬，或在其他实施例中，再填充材料550可具有相较于再填充材料450的较佳粘附。再填充材料550将帮助保护基板310的部分免受由以下论述的额外沟槽形成工艺引起的损害。

现参考图8，对IC封装总成300执行沟槽形成工艺600以在IC封装总成300中形成沟槽610。在一些实施例中，沟槽形成工艺600亦使用机械钻头执行。沟槽610自背侧231朝向IC封装总成300的前侧230垂直地穿过基板310延伸，且沟槽610使IC晶粒200的目标部分暴露。例如，IC晶粒200的PDN 280的目标区域通过沟槽610暴露。沟槽610比沟槽510(参见图6)窄且深。例如，沟槽610的高度H3大于沟槽510的高度H2，且沟槽610的宽度Z3小于沟槽510的宽度Z2。再填充材料550的部分在沟槽610的形成之后剩余，且其部分地限定沟槽610的侧壁。在沟槽形成工艺600期间，再填充材料550的剩余部分帮助保护基板310的内部组件(例如，金属接线320及/或通孔330)免受潜在损害或电气短路。

现参考图9，对IC封装总成300执行沉积工艺640以使沟槽610充满再填充材料650。在一些实施例中，再填充材料650包括不导电胶材料。在一些其他实施例中，再填充材料650包括介电材料。在仍然其他实施例中，再填充材料650包括有机材料。再填充材料650将帮助保护基板310的部分免受由以下论述的额外沟槽形成工艺引起的损害。

在一些实施例中，再填充材料650具有与再填充材料450或与再填充材料550相同的材料成分。在其他实施例中，再填充材料650具有与再填充材料450及再填充材料550中的至少一者不同的材料成分。例如，在一些实施例中，再填充材料650可比再填充材料550硬，或在其他实施例中，再填充材料650可具有相较于再填充材料550的较佳粘附。在一些实施例中，再填充材料450、再填充材料550，及再填充材料650全部具有彼此不同的材料成分。在一些实施例中，再填充材料450、550，或650中的至少一者可包括环氧树脂AB胶，或塑胶Ab胶。环氧树脂AB胶通过环氧树脂(组分A)及多官能硬化剂(组分B)形成以变得交联且固化。固化可在室温(例如，约25摄氏度)下达成。在任何状况下，因为沟槽510比沟槽410深且窄，且沟槽610比沟槽510深且窄，所以剥离对于再填充材料550为相较于再填充材料450的较大的关心的问题，且剥离对于再填充材料650为相较于再填充材料550的较大的关心的问题。因而，再填充材料550可具有相较于再填充材料450的较佳粘附及/或较大硬度，且再填充材料650可具有相较于再填充材料550的较佳粘附及/或较大硬度。

现参考图10，对IC封装总成300执行沟槽形成工艺700以在IC封装总成300中形成沟槽710。在一些实施例中，沟槽形成工艺700亦使用机械钻头执行。沟槽710不仅穿过基板310延伸而且亦部分地延伸至IC晶粒200中。例如，沟槽形成工艺700将PDN 280的一部分移除，使得沟槽710自背侧231垂直地穿过PDN 280延伸且使晶体管210的目标区域暴露。沟槽710允许通过沟槽下方的区域中的晶体管210发射的电气信号穿过沟槽710传播且作为除错工艺的一部分通过侦测工具拾取。

沟槽710比沟槽610(参见图8)窄且深。例如，沟槽710的高度H4大于沟槽610的高度H3，且沟槽710的宽度Z4小于沟槽610的宽度Z3。再填充材料650的部分在沟槽710的形成之后剩余，且其部分地限定沟槽710的侧壁。在沟槽形成工艺700期间，再填充材料650的剩余部分帮助保护基板310的内部组件(例如，金属接线320及/或通孔330)免受潜在损害或电气短路。应注意，因为再填充材料450、550，及650全部为不导电的，所以本文中的再填充材料的实行可防止基板310的各种金属化组件之间的不合需要的电气短路。

现参考图11，侦测工具720置放在IC封装总成300的背侧231之上。侦测工具720可用以侦测通过IC晶粒200发射的信号730(信号730可为电气信号或光学信号)。在IC晶粒200接收来自自动化测试装备(automated testing equipment，ATE)工具的一或多个测试信号之后，信号730通过IC晶粒200发射，信号730迫使IC晶粒200以特定模式操作。在一些实施例中，侦测工具720包括电子束(e-beam)机器。

侦测工具720可分析信号730且将信号730转化成绘图、图表、影像、多个数字，或另一合适的分析结果。基于通过侦测工具720产生的分析结果，机器或工程师/技术人员可识别引起故障或失效的IC晶粒200的电路的部分。例如，基于分析结果，可做出本应电气隔离的IC晶粒200的区域A中的两个晶体管已经以某种方式电气地短路连接在一起的决定。作为另一实例，基于分析结果，可做出IC晶粒200的区域B中的晶体管正引起过多，或不充分的电流(例如，大于或小于预定临界值)的决定。作为又一实例，基于分析结果，可做出IC晶粒200的区域C中的微电子组件(例如，源极/漏极或栅极)遗漏或由于制造有关的问题而结构上有缺陷的决定。应理解，以上论述的这些故障仅为实例且并非意欲为限制性的。

一旦故障或其原因/来源已经识别，该等故障或其原因/来源可经通信至适当的人员(及/或机器)，使得可调整IC封装总成300的制造工艺以减少或消除这些故障将来发生的可能性。因此，装置效能及/或产量可经改良。此外，尽管本文IC晶粒200的前侧230及背侧231两者上的金属化组件的存在可使IC晶粒200的除错复杂化，但是通过以上所论述的本揭示案揭露的解决方案可充分地解决出现的问题。例如，通过形成延伸穿过IC晶粒200的PDN280及PCB基板310中的金属化组件的沟槽，通过IC晶粒200在测试工艺期间发射的信号可通过侦测工具720收集，而无来自金属化组件的干扰。另外沟槽形成及再填充材料沉积的多步工艺允许不导电保护层经形成在沟槽的侧壁上，该等不导电保护层保护PCB基板的组件免受潜在损害及/或电气短路。

亦应理解，尽管PDN 280的金属化组件已经用作可经移除以防止该等金属化组件在除错工艺期间阻挡通过IC晶片发射的信号的传播的示例性组件，但类似概念亦可应用于其他类型的光学不透明及/或不导电材料。换言之，另一类型的IC晶片可包括两个侧上的光学不透明及/或不导电材料。为促进作为IC晶片的除错工艺的一部分的此IC晶片的测试，开口可经形成以自IC晶片的一个侧移除光学不透明或不导电材料的一部分，使得通过IC晶片在其测试期间发射的信号仍然可通过侦测工具经由开口自由地侦测。以上所论述的多步沟槽形成及沉积工艺可亦用来确保开口形成在其他类型的IC晶片中以保护IC晶片免受潜在损害。

图15例示本揭示案的替代性实施例。出于一致性及清晰性原因，将在图12中相同地例示出现在图11中的类似组件。图11的实施例与图12之间的一个差异在于，图12中的沟槽710未完全穿过PDN 280延伸。相反，沟槽710在PDN 280的金属化组件中的一者处停止，且使PDN 280的金属化组件中的该一者暴露。例如，沟槽710可使金属接线740A(金属接线740A可为IC封装总成300的轨的实施例)暴露，如图12的实施例中所示。在其他实施例中，沟槽710可使金属衬垫740B暴露，金属衬垫740B经由通孔实体地且电气地耦接至晶体管210中的一者。通过测试中IC晶粒200发射的信号730在通过侦测工具720侦测之前，仍然可通过PDN280的金属化组件(例如，金属接线740A或金属衬垫740B)传输且传播出沟槽710。

亦应理解，尽管以上所论述的实施例例示一个沟槽710，但其他实施例可实行类似于沟槽710的多个沟槽。多个沟槽可具有不同深度/高度及/或侧向大小，使得该等沟槽可灵活地用以使IC晶粒200的不同目标区域暴露且允许不同信号730作为除错工艺的一部分通过侦测工具720侦测。亦应理解，尽管本文中的沟槽710的形成涉及本文中的四个沟槽形成工艺及三个沉积工艺，但沟槽形成工艺或沉积工艺的数目并非限制性的。在其他实施例中，多于或少于四个沟槽形成工艺可用来形成最终沟槽，且多于或少于三个沉积工艺可用来形成沟槽的侧壁上的保护性不导电层(例如，通过再填充材料450、550，及650的剩余分段形成)。

为进一步例示本揭示案的各种态样，在图13中例示本揭示案的各种组件的俯视图(亦称为平面图)。更详细地，图13的俯视图是通过自背侧231向下观看获得。图13例示IC封装总成300，而非侦测工具720的部分。IC晶片的所例示部分包括基板310；定位于IC封装总成300的背侧231上的导电凸块360；再填充材料450、550，及650；及沟槽710。沟槽710使含有晶体管210的IC晶粒200的一部分暴露。沟槽710由再填充材料650沿圆周包围，再填充材料650由再填充材料550沿圆周包围，再填充材料550自身由再填充材料450沿圆周包围。如以上所论述，再填充材料450、550，及650可具有不同深度及/或不同材料成分。再填充材料450、550、650亦分别具有宽度W1、W2，及W3。在一些实施例中，W1、W2，及W3亦可彼此不同。宽度W1～W3的值可基于设计及制造环境加以组配。

在图13中所例示的实施例中，沟槽710可具有大体上正方形俯视图轮廓。然而，此类轮廓并非限制性的。在其他实施例中，沟槽形成工艺500、600，及/或700可经执行以形成具有不同俯视图轮廓的沟槽。例如，图14例示沟槽710的不同实施例的各种示例性俯视图轮廓。更详细地，沟槽710A可具有类似具有圆拐角的正方形的俯视图轮廓。沟槽710B可具有类似矩形的俯视图轮廓。沟槽710C可具有类似卵形或椭圆形的俯视图轮廓。沟槽710D可具有类似三角形的俯视图轮廓。沟槽710E可具有类似圆形的俯视图轮廓。沟槽710F可具有类似梯形的俯视图轮廓。沟槽710G可具有类似六边形的俯视图轮廓。沟槽710H可具有为任意形状或多边形的俯视图轮廓。

图15为例示其中其穿过PCB基板的沟槽未通过保护层保护的第一IC晶片与其中其穿过PCB基板的沟槽通过保护层(例如，通过以上所论述的再填充材料450、550，及650形成的保护层)保护的第二IC晶片的效能的图表750。更详细地，图表750包括表示电压的水平轴以及表示电流的垂直轴。图表750亦例示对应于第一IC晶片的效能的绘图760以及对应于第二IC晶片的效能的绘图770。如图15中所示，绘图760具有电压与电流之间的大体上线性关系，该大体上线性关系指示第一IC晶片上某处电气短路的存在。此电气短路可已作为对PCB基板造成的损害的结果而发生，因为形成于PCB基板中的沟槽可产生其中的金属接线及/或通孔的潜在损害或变形，该等金属接线及/或通孔然后可彼此电气地短路连接。第一IC晶片内的电气短路可使第一IC晶片大体上表现为电阻器(具有相对低的电阻)。此电阻器两端的电压可根据穿过电阻器的电流大体上线性地变化，且反之亦然。此行为对于晶体管为不合需要的，该等晶体管通常经设计以充当电子开关(例如，当电压达到一定临界值时传导电，但当电压低于临界值时不传导电)。

相反，在电流大体上为零直至电压达到一定临界值时，第二IC晶片的绘图770表明所要的晶体管行为，且此后电流快速地斜坡上升。此外，此是因为第二晶片使用以上所论述的多步沟槽形成及再填充材料沉积工艺来用再填充材料450、550，及650绝缘且保护其沟槽侧壁。通过再填充材料450、550，及650供应的保护层防止对PCB基板310的金属接线或通孔的潜在损害，且因此大体上降低电气短路的可能性。以此方式，第二IC晶片的效能可根据本揭示案的各种态样改良。

以上所论述的IC晶粒200(或IC晶片总成300)可实行于各种IC应用中，包括诸如静态随机存取记忆体(Static Random-Access Memory，SRAM)装置的记忆体装置。在那一点上，图16例示用于其中可实行IC晶粒200的单端口SRAM单元(例如，1位元SRAM单元)800的示例性电路示意图。单端口SRAM单元800包括上拉晶体管PU1、PU2；下拉晶体管PD1、PD2；以及通路闸晶体管PG1、PG2。如电路图中所示，晶体管PU1及PU2为p型晶体管，且晶体管PG1、PG2、PD1，及PD2为n型晶体管。根据本揭示案的各种态样，PG1、PG2、PD1，及PD2晶体管是用相较于PU1及PU2晶体管的较薄间隔物加以实行。因为SRAM单元800在所例示实施例中包括六个晶体管，所以该SRAM单元可亦称为6T SRAM单元。

上拉晶体管PU1及下拉晶体管PD1的漏极耦接在一起，且上拉晶体管PU2及下拉晶体管PD2的漏极耦接在一起。晶体管PU1及PD1与晶体管PU2及PD2交叉耦接以形成第一数据数据闩锁。晶体管PU2及PD2的栅极耦接在一起且耦接至晶体管PU1及PD1的漏极以形成第一储存节点SN1，且晶体管PU1及PD1的栅极耦接在一起且耦接至晶体管PU2及PD2的漏极以形成互补第一储存节点SNB1。上拉晶体管PU1及PU2的源极耦接至功率电压Vcc(亦称为Vdd)，且下拉晶体管PD1及PD2的源极耦接至电压Vss，电压Vss在一些实施例中可为电气接地。

第一数据闩锁的第一储存节点SN1通过通路栅极晶体管PG1耦接至位元线BL，且互补第一储存节点SNB1通过通路栅极晶体管PG2耦接至互补位元线BLB。第一储存节点SN1及互补第一储存节点SNB1为通常处于相反逻辑位准(逻辑高或逻辑低)处的互补节点。通路栅极晶体管PG1及PG2的栅极耦接至字元线WL。SRAM装置诸如SRAM单元800可使用具有FinFET装置及/或具有GAA装置的“平面”晶体管装置加以实行。

图17例示根据本揭示案的实施例的集成电路制造系统900，集成电路制造系统900可用来制造本揭示案的IC晶粒200。制造系统900包括通过通信网络918连接的多个实体902、904、906、908、910、912、914、916……N。网络918可为单个网络，或可为各种不同网络，诸如内部网络及网际网络，且可包括线路及无线通信通道。

在一实施例中，实体902表示用于制造合作的服务系统；实体904表示使用者，诸如监视兴趣产品的产品工程师；实体906表示工程师，诸如用以控制工艺及相关配方的处理工程师，或用以监视或调谐处理工具的条件及设定的装备工程师；实体908表示用于IC测试及量测的测量工具；实体910表示半导体处理工具，诸如用来执行微影工艺以限定SRAM装置的栅极间隔物的EUV工具；实体912表示与处理工具910相关联的虚拟测量模块；实体914表示与处理工具910及另外其他处理工具相关联的先进处理控制模块；且实体916表示与处理工具910相关联的抽样模块。

每个实体可与其他实体互动且可向其他实体提供集成电路制造、处理控制，及/或计算能力且/或接收来自其他实体的此类能力。每个实体可亦包括用于执行计算及实现自动化的一或多个计算机系统。例如，实体914的先进处理控制模块可包括多个计算机硬件，该多个计算机硬件具有编码在其中的软件指令。计算机硬件可包括硬驱动、快闪驱动、光盘只读记忆体(Compact Disc Read-Only Memory，CD-ROM)、RAM记忆体、显示装置(例如，监视器)、输入/输出装置(例如，鼠标及键盘)。软件指令可用任何合适的程序设计语言撰写且可经设计以实现特定任务。

集成电路制造系统900赋能予实体间的互动以用于集成电路(integratedcircuit，IC)制造以及IC制造的先进处理控制的目的。在一实施例中，先进处理控制包括根据测量结果来调整适用于相关晶圆的一个处理工具的处理条件、设定，及/或配方。

在另一实施例中，根据基于工艺品质及/或产品品质决定的最佳抽样率自处理的晶圆的子集量测测量结果。在又一实施例中，根据基于工艺品质及/或产品品质的各种特性决定的最佳抽样场/点自处理的晶圆的子集的选定场及点量测测量结果。

通过IC制造系统900提供的能力中的一者可赋能予诸如设计、工程，及处理、测量，及先进处理控制的领域中的合作及信息存取。通过IC制造系统900提供的另一能力可在设施之间，诸如在测量工具与处理工具之间整合系统。此整合使设施能够协调该等设施的活动。例如，将测量工具及处理工具整合可赋能予制造信息更有效地并入制造工艺或APC模块中，且可赋能予来自用整合在相关联的处理工具中的测量工具的线上或原地量测的晶圆数据。

图18为例示根据本揭示案的各种态样的封装及测试IC封装总成的方法1000的流程图。方法1000包括用以提供集成电路(integrated circuit，IC)封装总成的步骤1010。IC封装总成包括：第一基板，该第一基板含有多个晶体管；第一金属化结构，该第一金属化结构安置在第一基板的第一侧之上；第二金属化结构，该第二金属化结构安置在与第一侧相反的第一基板的第二侧之上；以及第二基板，该第二基板附接至第二金属化结构。

方法1000包括用以执行第一沟槽形成工艺的步骤1020。第一沟槽形成工艺形成第一沟槽，该第一沟槽自第二侧部分地穿过第二基板延伸。

方法1000包括用以执行第一沉积工艺的步骤1030。第一沉积工艺使第一沟槽充满第一不导电材料。

方法1000包括用以执行第二沟槽形成工艺的步骤1040。第二沟槽形成工艺形成第二沟槽，该第二沟槽延伸穿过第一不导电材料且自第二侧穿过第二基板。第二沟槽具有相较于第一沟槽的较大深度及相较于第一沟槽的较小宽度。

方法1000包括用以通过置放在IC封装总成的第二侧上的信号侦测工具侦测穿过第二沟槽通过IC封装总成发射的信号的步骤1050。

方法1000包括用以基于侦测的信号来识别IC封装总成的一或多个故障的步骤1060。

在一些实施例中，第二沟槽使晶体管或第二金属化结构的一或多个金属化组件暴露。

在一些实施例中，第一沉积工艺及第二沉积工艺各自沉积各别胶材料作为第一不导电材料及第二不导电材料。

在一些实施例中，第一基板包括半导体基板；第一金属化结构包括多层互连结构；第二金属化结构包括功率输送网络(power delivery network，PDN)；且第二基板包括印刷电路板(printed circuit board，PCB)基板。

应理解，可在方法1000的步骤1010～1060之前、期间，或之后执行额外工艺。例如，在一些实施例中，方法1000可进一步包括执行第二沉积工艺的步骤。第二沉积工艺使第二沟槽充满第二不导电材料。第一不导电材料及第二不导电材料具有不同材料成分。作为另一实例，方法1000可进一步包括执行第三沟槽形成工艺的步骤。第三沟槽形成工艺形成第三沟槽，该第三沟槽延伸穿过第二不导电材料且自第二侧穿过第二基板。第三沟槽具有相较于第二沟槽的较大深度及相较于第二沟槽的较小宽度。作为另一实例，方法1000可进一步包括执行第三沉积工艺的步骤。第三沉积工艺使第三沟槽充满第三不导电材料。作为又一实例，方法1000可进一步包括执行第四沟槽形成工艺的步骤。第四沟槽形成工艺形成第四沟槽，该第四沟槽延伸穿过第三不导电材料且自第二侧穿过第二基板。第四沟槽至少部分地穿过第二金属化结构延伸。第四沟槽具有相较于第三沟槽的较大深度及相较于第三沟槽的较小宽度。

总之，本揭示案是关于封装及测试IC装置以促进IC装置的除错。更详细地，本文中的IC装置(例如，IC封装总成)在其前侧及背侧两者上具有金属化组件。例如，IC晶粒可具有基板，该基板含有晶体管、形成在基板的前侧上的互连结构(包括多个金属层)，及形成在基板的背侧上的功率输送网络(power delivery network，PDN)。印刷电路板(printedcircuit board，PCB)基板可自背侧附接至IC晶粒以形成IC封装总成。通过多个沟槽形成工艺，沟槽自背侧形成在PCB基板中，且沟槽亦至少部分地延伸至PDN中。沟槽形成工艺中的一些可继的以用以在沟槽的侧壁上形成不导电层的沉积工艺。因此，最终沟槽可具有涂布在其侧壁上多个不导电层，其中不导电层具有不同深度。在除错工艺期间，自动化测试装备(automated testing equipment，ATE)工具可将测试信号馈送至IC装置，使得IC装置将以预定模式操作且因此产生信号。这些信号传播出沟槽且通过置放在IC装置的背侧处的信号侦测工具侦测。基于对侦测的信号的分析，可识别引起IC装置的效能问题的失效的故障的来源。

本揭示案可提供与习知装置相比的优点。然而，将理解，本文中未论述所有优点，不同的实施例可提供不同的优点，且无特定优点为任何实施例所需要的。一个优点在于，尽管IC装置的前侧及背侧两者上的金属化组件的存在，本揭示案促进除错工艺。更详细地，习知IC装置可具有前侧而非背侧上的金属化结构。因而，信号侦测工具可经置放在IC装置的背侧上以侦测通过测试中IC装置发射的信号。然而，此方法通过本文IC装置具有实行于背侧上的PDN及PCB基板的事实复杂化。PDN及PCB的金属化组件可阻挡通过IC装置发射的信号。一个方法用以自背侧穿过PCB及PDN形成沟槽以允许通过IC装置发射的信号传播出IC装置。然而，沟槽形成若在单个工艺中进行，则可对PCB基板及/或对PDN造成损害。例如，PCB基板及/或PDN的金属化组件可作为沟槽形成的结果而崩溃、移位，或以其他方式变得变形，此继而可导致诸如电气短路的缺陷。

为解决这些问题，本揭示案利用沟槽形成工艺及沉积工艺的多个循环来形成最终沟槽。在这些循环中的每一个中，较宽及较浅的沟槽最初经形成且通过不导电材料(例如，胶材料)填充。此沟槽由穿过不导电材料延伸的较窄及较深沟槽替换。在每个循环中形成的不导电材料可保护PCB基板及/或PDN的金属化组件免受通过后续沟槽形成工艺的潜在损害(例如，由机械力/工具引起的变形)。不导电材料亦保护这些金属化组件免受诸如碎屑、污染物颗粒，及/或湿气的其他不合需要的元素。循环继续，直至最终沟槽可使PDN的晶体管及/或金属化组件的目标区域暴露，此状况允许通过测试中IC装置发射的信号通过该等目标区域传输且在最少直至无干扰的情况下通过信号侦测工具侦测。以此方式，可对IC装置执行精确除错。其他优点可包括与现有制造工艺的相容性及实行的容易性及低成本。

以上描述的先进微影工艺、方法，及材料可使用在许多应用中，包括使用在使用鳍式场效晶体管(fin-type field effect transistor，FinFET)的IC装置中。例如，鳍可经图案化以在特征之间产生相对紧密的间隔，以上揭示内容非常适合于该相对紧密的间隔。另外，可根据以上揭示内容处理在形成亦称为心轴的FinFET的鳍中使用的间隔物。亦应理解，以上所论述的本揭示案的各种态样可应用于诸如全环绕栅极(Gate-All-Around，GAA)装置的多通道装置。在本揭示案涉及鳍结构或FinFET装置的程度上，此类论述可同样应用于GAA装置。

本揭示案的一个态样是关于IC晶片总成。晶片总成包括集成电路(integratedcircuit，IC)晶粒，集成电路晶粒包括多个晶体管形成在其中的第一基板、含有多个第一金属化组件的第一结构，及含有多个第二金属化组件的第二结构。第一结构安置在第一基板的第一侧之上。第二结构安置在与第一侧相反的第一基板的第二侧之上。晶片总成包括通过第二侧接合至IC晶粒的第二基板。晶片总成包括沟槽，沟槽延伸穿过第二基板且穿过IC晶粒的第二结构。沟槽的侧壁至少部分地通过一或多个保护层限定。于一些实施方式中，第一基板为一半导体基板；且第二基板为一印刷电路板基板。于一些实施方式中，多个保护层中的至少一些包括一不导电胶材料。于一些实施方式中，多个保护层包括具有一第一高度的至少一第一保护层、具有一第二高度的一第二保护层，及具有一第三高度的一第三保护层；第一保护层定位在最远离沟槽；第三保护层定位成最接近于沟槽；第二保护层定位在第一保护层与第三保护层之间；第一高度小于第二高度；且第二高度小于第三高度。于一些实施方式中，沟槽的一高度大于第三高度。于一些实施方式中，一或多个保护层具有至少两个不同材料成分。于一些实施方式中，多个第二金属化组件为一功率输送网络的组件，且其中沟槽自第二侧至少部分地穿过功率输送网络垂直地延伸。于一些实施方式中，沟槽使功率输送网络的多个第二金属化组件中的一者暴露。

本揭示案的另一态样是关于集成电路制造系统。系统包括集成电路(integratedcircuit，IC)封装总成。IC封装总成包括含有多个晶体管的半导体基板。IC封装总成包括互连结构，互连结构安置在半导体基板的第一侧之上。IC封装总成包括功率输送网络(powerdelivery network，PDN)结构，功率输送网络结构安置在与第一侧相反的半导体基板的第二侧之上。IC封装总成包括印刷电路板(printed circuit board，PCB)基板，印刷电路板基板耦接至PDN结构。沟槽自第二侧延伸穿过PCB且至少部分地延伸至PDN中。系统包括信号侦测工具，信号侦测工具用以侦测通过IC封装总成发射的信号。信号在通过信号侦测工具侦测之前传播出沟槽。于一些实施方式中，信号侦测工具包括一电子束机器；系统进一步包含一自动化测试装备工具，自动化测试装备用以将测试信号供应至集成电路封装总成；且集成电路封装总成响应于自自动化测试装备工具接收多个测试信号而发射通过信号侦测工具侦测的多个信号。于一些实施方式中，集成电路封装总成进一步包括多个不导电层，多个不导电层至少部分地穿过印刷电路板基板延伸，且其中沟槽的侧壁至少部分地通过多个不导电层中的一者限定。于一些实施方式中，多个不导电层分别具有多个不同垂直尺寸。于一些实施方式中，多个不导电层具有彼此不同的材料成分，且其中多个不导电层中的至少一者包括一胶材料。

本揭示案的又一态样是关于晶片总成的形成方法。提供集成电路(integratedcircuit，IC)封装总成。IC封装总成包括：第一基板，第一基板含有多个晶体管；第一金属化结构，第一金属化结构安置在第一基板的第一侧之上；第二金属化结构，第二金属化结构安置在与第一侧相反的第一基板的第二侧之上；以及第二基板，第二基板附接至第二金属化结构。执行第一沟槽形成工艺。第一沟槽形成工艺形成第一沟槽，第一沟槽自第二侧部分地穿过第二基板延伸。执行第一沉积工艺。第一沉积工艺使第一沟槽充满第一不导电材料。执行第二沟槽形成工艺。第二沟槽形成工艺形成第二沟槽，第二沟槽延伸穿过第一不导电材料且自第二侧穿过第二基板。第二沟槽具有相较于第一沟槽的较大深度及相较于第一沟槽的较小宽度。于一些实施方式中，第二沟槽使多个晶体管或第二金属化结构的一或多个金属化组件暴露。于一些实施方式中，晶片总成的形成方法进一步包含以下步骤：通过置放在集成电路封装总成的第二侧上的一信号侦测工具侦测穿过第二沟槽通过集成电路封装总成发射的信号；以及基于多个侦测的信号来识别集成电路封装总成的一或多个故障。于一些实施方式中，晶片总成的形成方法进一步包含以下步骤：执行一第二沉积工艺，其中第二沉积工艺使第二沟槽充满一第二不导电材料，其中第一不导电材料及第二不导电材料具有不同材料成分。于一些实施方式中，第一沉积工艺及第二沉积工艺各自沉积一各别胶材料作为第一不导电材料及第二不导电材料。于一些实施方式中，晶片总成的形成方法进一步包含以下步骤：在执行第二沉积工艺之后：执行一第三沟槽形成工艺，其中第三沟槽形成工艺形成一第三沟槽，第三沟槽延伸穿过第二不导电材料且自第二侧穿过第二基板，且其中第三沟槽具有相较于第二沟槽的一较大深度及相较于第二沟槽的一较小宽度；执行一第三沉积工艺，其中第三沉积工艺使第三沟槽充满一第三不导电材料；以及执行一第四沟槽形成工艺，其中第四沟槽形成工艺形成一第四沟槽，第四沟槽延伸穿过第三不导电材料且自第二侧穿过第二基板，其中第四沟槽至少部分地穿过第二金属化结构延伸，且其中第四沟槽具有相较于第三沟槽的一较大深度及相较于第三沟槽的一较小宽度。于一些实施方式中，第一基板包括一半导体基板；第一金属化结构包括一多层互连结构；第二金属化结构包括一功率输送网络；且第二基板包括一印刷电路板基板。

本揭示案的又一态样是关于晶片总成。晶片总成包含集成电路晶粒、电路板基板以及沟槽。集成电路晶粒包括其中形成有多个晶体管的一半导体基板、含有多个金属化组件的一第一结构以及含有一功率输送网络的组件的一第二结构，其中第一结构安置在半导体基板的一第一侧之上，且第二结构安置在与第一侧相反的半导体基板的一第二侧之上。电路板基板，通过第二侧接合至集成电路晶粒。沟槽，延伸穿过电路板基板且穿过集成电路晶粒的第二结构，其中沟槽的侧壁至少部分地通过一或多个保护层限定，沟槽自第二侧至少部分地穿过功率输送网络垂直地延伸，功率输送网络暴露于沟槽。于一些实施方式中，多个保护层包括具有一第一高度的至少一第一保护层、具有一第二高度的一第二保护层以及具有一第三高度的一第三保护层，第一保护层定位在最远离沟槽，第三保护层定位成最接近于沟槽，第二保护层定位在第一保护层与第三保护层之间，第一高度小于第二高度，且第二高度小于第三高度。

前述内容已概括若干实施例的特征，使得熟悉此项技术者可更好地理解以下详细描述。熟悉此项技术者将了解，他们可容易使用本揭示内容作为用于设计或修改其他工艺及结构的基础，以用于实施相同目的及/或达成本文介绍的实施例的相同优点。熟悉此项技术者应亦认识到，此类等效构造不脱离本揭示案的精神及范畴，且他们可在不脱离本揭示案的精神及范畴的情况下在本文中做出各种变化、替代，及改变。

Claims (10)

1.一种晶片总成，其特征在于，包含：

一集成电路晶粒，包括其中形成有多个晶体管的一第一基板、含有多个第一金属化组件的一第一结构以及含有多个第二金属化组件的一第二结构，其中该第一结构安置在该第一基板的一第一侧之上，且该第二结构安置在与该第一侧相反的该第一基板的一第二侧之上；

一第二基板，通过该第二侧接合至该集成电路晶粒；以及

一沟槽，延伸穿过该第二基板且穿过该集成电路晶粒的该第二结构，其中该沟槽的侧壁至少部分地通过一或多个保护层限定。

2.如权利要求1所述的晶片总成，其特征在于，其中所述一或多个保护层包括具有一第一高度的至少一第一保护层、具有一第二高度的一第二保护层以及具有一第三高度的一第三保护层，该第一保护层定位在最远离该沟槽，该第三保护层定位成最接近于该沟槽，该第二保护层定位在该第一保护层与该第三保护层之间，该第一高度小于该第二高度，且该第二高度小于该第三高度。

3.如权利要求2所述的晶片总成，其特征在于，其中该沟槽的一高度大于该第三高度。

4.如权利要求1所述的晶片总成，其特征在于，其中所述多个第二金属化组件为一功率输送网络的组件，且该沟槽自该第二侧至少部分地穿过该功率输送网络垂直地延伸。

5.一种集成电路制造系统，其特征在于，包含：

一集成电路封装总成，包括：

一半导体基板，含有多个晶体管；

一互连结构，安置在该半导体基板的一第一侧之上；

一功率输送网络结构，安置在与该第一侧相反的该半导体基板的一第二侧之上；以及

一印刷电路板基板，耦接至该功率输送网络结构，其中一沟槽自该第二侧，穿过该印刷电路板且至少部分地延伸至该功率输送网络中；以及

一信号侦测工具，用以侦测通过该集成电路封装总成发射的一信号，其中该信号在通过该信号侦测工具侦测之前传播出该沟槽。

6.如权利要求5所述的集成电路制造系统，其特征在于，其中该信号侦测工具包括一电子束机器，该系统进一步包含一自动化测试装备工具，用以将一测试信号供应至该集成电路封装总成，且其中该集成电路封装总成响应于自该自动化测试装备工具接收该测试信号而发射通过该信号侦测工具侦测的该信号。

7.如权利要求5所述的集成电路制造系统，其特征在于，其中该集成电路封装总成进一步包括多个不导电层，所述多个不导电层至少部分地穿过该印刷电路板基板延伸，且其中该沟槽的侧壁至少部分地通过所述多个不导电层中的一者限定。

8.如权利要求7所述的集成电路制造系统，其特征在于，其中所述多个不导电层分别具有多个不同垂直尺寸。

9.一种晶片总成，其特征在于，包含：

一集成电路晶粒，包括其中形成有多个晶体管的一半导体基板、含有多个金属化组件的一第一结构以及含有一功率输送网络的组件的一第二结构，其中该第一结构安置在该半导体基板的一第一侧之上，且该第二结构安置在与该第一侧相反的该半导体基板的一第二侧之上；

一电路板基板，通过该第二侧接合至该集成电路晶粒；以及

一沟槽，延伸穿过该电路板基板且穿过该集成电路晶粒的该第二结构，其中该沟槽的侧壁至少部分地通过一或多个保护层限定，该沟槽自该第二侧至少部分地穿过该功率输送网络垂直地延伸，该功率输送网络暴露于该沟槽。

10.如权利要求9所述的晶片总成，其特征在于，其中所述一或多个保护层包括具有一第一高度的至少一第一保护层、具有一第二高度的一第二保护层以及具有一第三高度的一第三保护层，该第一保护层定位在最远离该沟槽，该第三保护层定位成最接近于该沟槽，该第二保护层定位在该第一保护层与该第三保护层之间，该第一高度小于该第二高度，且该第二高度小于该第三高度。