CN220569170U - 芯片、通信设备及通信系统 - Google Patents

Abstract

本实用新型公开了一种芯片、通信设备及通信系统。该芯片包括：时钟寄存器，用于生成时钟信号；运算寄存器，与时钟寄存器连接，用于接收时钟寄存器生成的时钟信号，并生成目标数据；第一寄存器，与运算寄存器连接，用于接收运算寄存器生成的目标数据；第二寄存器，与运算寄存器连接，用于接收运算寄存器生成的目标数据。

Description

芯片、通信设备及通信系统

技术领域

本实用新型涉及通信技术领域，具体而言，涉及一种芯片、通信设备及通信系统。

背景技术

目前，现有的SPI(serial peripheral interface,串行外围设备接口)从设备中的芯片需要以较高的时钟频率工作，才能通过一个寄存器向SPI主设备传输数据，例如，如果SPI主设备发送给SPI从设备的串行时钟信号对应的时钟频率为75M，那么则要求SPI从设备中的芯片上的寄存器至少在75*4＝300M以上的时钟频率下工作。

但是，通常来说，工作频率越高的寄存器，相应的成本也越高，从而导致了SPI从设备中的芯片成本较高的问题。

实用新型内容

本实用新型提供了一种芯片、通信设备及通信系统，以至少解决现有的SPI从设备中的芯片需要以较高的时钟频率工作，才能通过一个寄存器向SPI主设备传输数据，导致的芯片成本较高的技术问题。

根据本实用新型的一个方面，提供了一种芯片，包括：时钟寄存器(100)，用于生成时钟信号；运算寄存器(200)，与所述时钟寄存器(100)连接，用于接收所述时钟寄存器生成的时钟信号，并生成目标数据；第一寄存器(300)，与所述运算寄存器(200)连接，用于接收所述运算寄存器生成的目标数据；第二寄存器(400)，与所述运算寄存器(200)连接，用于接收所述运算寄存器生成的目标数据。

可选地，上述芯片还包括：串行时钟引脚(500)，设置在所述芯片上，用于接收第一芯片(600)发送的串行时钟信号，其中，所述第一芯片为与所述芯片相连接的芯片。

可选地，上述芯片还包括：输入端口(700)，设置在所述芯片上，并与所述第一芯片(600)连接，用于接收所述第一芯片(600)发送的数据获取请求，其中，所述数据获取请求用于请求获取所述芯片中的目标数据。

可选地，上述芯片还包括：输出端口(800)，设置在所述芯片上，并与所述第一芯片(600)、所述第一寄存器(300)以及所述第二寄存器(400)分别连接，用于将所述第一寄存器(300)中的目标数据发送至所述第一芯片(600)，以及将所述第二寄存器(400)中的目标数据发送至所述第一芯片(600)。

可选地，所述第一寄存器(300)和所述第二寄存器(400)均为8位寄存器。

可选地，上述第一芯片(600)还包括：第一时钟寄存器(900)，设置在所述第一芯片(600)上，并与所述串行时钟引脚(500)连接，用于生成所述串行时钟信号，其中，所述第一时钟寄存器(900)为第一预设时钟频率的寄存器。

可选地，上述时钟寄存器(100)为第二预设时钟频率的寄存器，其中，所述第二预设时钟频率小于目标预设时钟频率，所述目标预设时钟频率为所述第一预设时钟频率的4倍。

可选地，上述芯片为FPGA芯片。

根据本申请的另一个方面，还提供了一种通信设备，其中，所述通信设备包括上述的芯片。

根据本申请的另一个方面，还提供了一种通信系统，其中，所述通信系统中包括一个或多个通信设备，所述通信设备中包括上述的芯片。

根据本申请的方案，采用在芯片上设置两个寄存器用于接收运算寄存器生成的目标数据的方式，将运算寄存器与时钟寄存器相连接，接收时钟寄存器生成的时钟信号，并生成目标数据。另外，还将第一寄存器与运算寄存器连接，将第二寄存器与运算寄存器连接，其中，第一寄存器用于接收运算寄存器生成的目标数据，第二寄存器也用于接收运算寄存器生成的目标数据。

由上述内容可知，本申请的芯片设置了两个寄存器(第一寄存器和第二寄存器)与运算寄存器连接，并接收运算寄存器生成的目标数据，相比于现有技术仅有一个寄存器从运算寄存器中接收目标数据，本申请通过新增一个寄存器的结构设计，可以使得第一寄存器和第二寄存器均能够在较小的时钟功率下传输目标数据，由于第一寄存器和第二寄存器所需的工作时钟功率较小，因此相对应的寄存器成本较低，进而也降低了整体的芯片成本。

由此可见，本申请通过在芯片中设置第一寄存器和第二寄存器与运算寄存器相连接的结构，实现了降低单个寄存器成本的目的，从而降低了整体芯片的制作成本，进而解决了现有的SPI从设备中的芯片需要以较高的时钟频率工作，才能通过一个寄存器向SPI主设备传输数据，导致的芯片成本较高的技术问题。

附图说明

此处所说明的附图用来提供对本实用新型的进一步理解，构成本申请的一部分，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。在附图中：

图1是根据本申请实施例的一种芯片的示意图；

图2是根据本申请实施例的一种SPI从设备和SPI主设备的连接结构图；

图3是根据本申请实施例的一种FPGA芯片的结构示意图；

图4是根据本申请实施例的一种可选的数据传输示意图。

100-时钟寄存器；200-运算寄存器；300-第一寄存器；400-第二寄存器；500-串行时钟引脚；600-第一芯片；700-输入端口；800-输出端口；900-第一时钟寄存器。

具体实施方式

为了使本技术领域的人员更好地理解本实用新型方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分的实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本实用新型保护的范围。

需要说明的是，本实用新型的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本实用新型的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

实施例1

图1是根据本申请实施例的一种芯片的示意图，如图1所示，本申请实施例的芯片包括：时钟寄存器100，用于生成时钟信号；运算寄存器200，与时钟寄存器100连接，用于接收时钟寄存器100生成的时钟信号，并生成目标数据；第一寄存器300，与运算寄存器200连接，用于接收运算寄存器200生成的目标数据；第二寄存器400，与运算寄存器200连接，用于接收运算寄存器200生成的目标数据。

可选地，本申请中的芯片可以是一种FPGA(Field Programmable Gate Array，可编程阵列逻辑)芯片，上述第一寄存器300和第二寄存器400均为一种8位寄存器。

在一种可选的实施例中，如图2所示，本申请中的芯片还包括：串行时钟引脚500，设置在所述芯片上，用于接收第一芯片600发送的串行时钟信号，其中，所述第一芯片600为与所述芯片相连接的芯片。

可选地，串行时钟引脚500可以是SPI CLK(时钟信号)引脚，串行时钟引脚500可以通过SPI传输线与第一芯片600连接，从而确保了第一芯片600能够向本申请中的芯片(FPGA芯片)发送串行时钟信号。

需要说明的是，第一芯片600可以是各种类型能够产生串行时钟信号的芯片，例如，另一个FPGA芯片，处理器芯片，传感器芯片等等。

在一种可选的实施例中，如图2所示，本申请中的芯片还包括：输入端口700，设置在所述芯片上，并与所述第一芯片600连接，用于接收所述第一芯片600发送的数据获取请求，其中，所述数据获取请求用于请求获取所述芯片中的目标数据。

可选地，上述输入端口700可以是MOSI(主机输入、从机输出)端口，输入端口700与第一芯片600连接，可以用于接收第一芯片600发送的各种命令，例如，用于请求获取输入端口700所在芯片中的数据。

在一种可选的实施例中，如图2所示，本申请中的芯片还包括：输出端口800，设置在所述芯片上，并与所述第一芯片600、所述第一寄存器300以及所述第二寄存器400分别连接，用于将所述第一寄存器300中的目标数据发送至所述第一芯片600，以及将所述第二寄存器400中的目标数据发送至所述第一芯片600。

可选地，上述输出端口800可以是MISO(主机输出、从机输入)端口，MISO端口也与第一芯片600连接，用于将MISO端口所在的芯片中的数据传输给第一芯片600，例如，上述目标数据。

在一种可选的实施例中，如图2所示，第一芯片600还包括：第一时钟寄存器900，设置在所述第一芯片600上，并与所述串行时钟引脚500连接，用于生成所述串行时钟信号，其中，所述第一时钟寄存器900为第一预设时钟频率的寄存器。

可选地，为了生成串行时钟信号，第一芯片600上设置有第一时钟寄存器900，第一芯片600通过该第一时钟寄存器900生成串行时钟信号，并将串行时钟信号发送给本申请中的芯片。

在一种可选的实施例中，所述时钟寄存器100为第二预设时钟频率的寄存器，其中，所述第二预设时钟频率小于目标预设时钟频率，所述目标预设时钟频率为所述第一预设时钟频率的4倍。

举例而言，假设第一时钟寄存器900的工作频率为75M(对应第一预设时钟频率)，则芯片中的时钟寄存器100的第二预设时钟频率可以是小于300M的时钟频率，例如，第二预设时钟频率可以是100M。相比于现有技术中芯片上的单个寄存器的工作频率必须大于或等于300M，本申请中芯片上的单个寄存器所需要的工作频率更低，从而可以使用价格更低廉的寄存器实现数据传输。

需要说明的是，在现有技术中，通过FPGA芯片实现SPI从设备通信的方案，主要是采用主设备的CLK时钟进行数据传输，同时采用一个自身的时钟对传输的数据进行处理。

但是，基于SPI传输协议，SPI的数据传输具有连续性和同步性的特点，具体地，在SPI主设备通过MISO端口传输一个字节的同时，SPI从设备也要通过MOSI端口回传一个字节的数据，并且在每个字节输出完成之后，下一个时钟就要开始传输下一个字节的内容，也就是说，需要SPI从设备在下一个SPI CLK时钟到来之前，通过自身时钟的滴答完成下一个数据的准备。基于该工作原理，只有SPI从设备的芯片中的单个寄存器自身时钟的频率要至少大于SPI CLK时钟的4倍，才能完成下一个数据的准备工作。此外，多bit信号跨时钟域的常用方法是异步FIFO或者异步双端口RAM，该方法通过双端口RAM或FIFO进行达到跨时钟域进行数据的存取。但是在两端时钟频率不一致的情况下进行读写，仍然需要考虑跨时钟域的问题通过类似打两拍的方式解决消除亚稳态。

举例而言，假设业务数据传输需要通过SPI主设备的时钟寄存器在75M频率下完成，根据现有技术的方案，FPGA端(即SPI从设备的芯片端)的频率需求较高，至少要满足300M的频率才能满足需求。但是，300M的FPGA芯片不仅制造成本高，而且稳定性较差，因此，需要寻求一种更优的FPGA芯片设计方案，来降低FPGA的工作频率，并且能够完成数据传输。

为了解决上述问题，本申请提供了一种新的FPGA芯片的设计，其中，图3是根据本申请实施例的一种FPGA芯片的结构示意图，如图3所示，SPI时钟采用75M时钟的频率，FPGA的SPI从设备内部自身处理时钟采用100M时钟频率。

如图3所示，在基于本申请的FPGA芯片所设计的SPI从设备中，发送寄存器为两个8位寄存器TX_1(对应第一寄存器300)和TX_2(对应第二寄存器400)，如果当前发送的数据装载在TX_1寄存器上，则在TX_1寄存器将内部数据进行发送的8个SPI CLK时钟内，FPGA芯片会通过内部的100M时钟频率将下个需要发送的数据装载到TX_2寄存器内，在TX_1寄存器中的8位数据全部发送完之后，紧接着在下一个SPI CLK时钟内，FPGA芯片便可以发送TX_2寄存器中的8位数据。

此外，图4示出了根据本申请实施例的一种可选的数据传输示意图，如图4所示，当SPI从设备的前几个字节时钟从MOSI传输端口上收到数据获取命令后，首先增加一个字节的8个SPI CLK时钟的缓冲，在该8个SPI CLK缓冲时间内，SPI从设备根据数据获取命令将需要发送的第一个字节装载到寄存器TX_2内，随后，在SPI从设备将寄存器TX_2中的数据发送至SPI主设备的8个SPI CLK时钟内，SPI从设备将需要发送的第二个字节装载到寄存器TX_1内，依此类推直到最后一个字节在倒数第二个字节发送时装载到寄存器,并在下一次的8个SPI CLK时钟完成所有数据的传输。由此可见，通过在SPI从设备的FPGA芯片中设置两个发送寄存器，能够实现在8个CLK时钟内同时完成第一个发送寄存器的数据发送以及第二个发送寄存器的数据准备，从而降低了FPGA芯片的工作频率，并且可以顺利完成数据传输工作。

在一种可选的实施例中，本申请还提供了一种通信设备，其特征在于，所述通信设备包括本申请设计的芯片。

在一种可选的实施例中，本申请还提供了一种通信系统，其特征在于，所述通信系统中包括一个或多个通信设备，所述通信设备中包括本申请设计的芯片。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (10)

1.一种芯片，其特征在于，包括：

时钟寄存器(100)，用于生成时钟信号；

运算寄存器(200)，与所述时钟寄存器(100)连接，用于接收所述时钟寄存器生成的时钟信号，并生成目标数据；

第一寄存器(300)，与所述运算寄存器(200)连接，用于接收所述运算寄存器生成的目标数据；

第二寄存器(400)，与所述运算寄存器(200)连接，用于接收所述运算寄存器生成的目标数据。

2.根据权利要求1所述的芯片，其特征在于，所述芯片还包括：

串行时钟引脚(500)，设置在所述芯片上，用于接收第一芯片(600)发送的串行时钟信号，其中，所述第一芯片为与所述芯片相连接的芯片。

3.根据权利要求2所述的芯片，其特征在于，所述芯片还包括：

输入端口(700)，设置在所述芯片上，并与所述第一芯片(600)连接，用于接收所述第一芯片(600)发送的数据获取请求，其中，所述数据获取请求用于请求获取所述芯片中的目标数据。

4.根据权利要求2所述的芯片，其特征在于，所述芯片还包括：

输出端口(800)，设置在所述芯片上，并与所述第一芯片(600)、所述第一寄存器(300)以及所述第二寄存器(400)分别连接，用于将所述第一寄存器(300)中的目标数据发送至所述第一芯片(600)，以及将所述第二寄存器(400)中的目标数据发送至所述第一芯片(600)。

5.根据权利要求1所述的芯片，其特征在于，所述第一寄存器(300)和所述第二寄存器(400)均为8位寄存器。

6.根据权利要求2所述的芯片，其特征在于，所述第一芯片(600)还包括：

第一时钟寄存器(900)，设置在所述第一芯片(600)上，并与所述串行时钟引脚(500)连接，用于生成所述串行时钟信号，其中，所述第一时钟寄存器(900)为第一预设时钟频率的寄存器。

7.根据权利要求6所述的芯片，其特征在于，所述时钟寄存器(100)为第二预设时钟频率的寄存器，其中，所述第二预设时钟频率小于目标预设时钟频率，所述目标预设时钟频率为所述第一预设时钟频率的4倍。

8.根据权利要求1所述的芯片，其特征在于，所述芯片为FPGA芯片。

9.一种通信设备，其特征在于，所述通信设备包括权利要求1至8中任意一项所述的芯片。

10.一种通信系统，其特征在于，所述通信系统中包括一个或多个通信设备，所述通信设备中包括权利要求1至8中任意一项所述的芯片。