CN219591402U - 一种像素阵列及图像传感器 - Google Patents

Abstract

本申请描述了一种像素阵列，由周期性排布的多个像素单元组成，其特征在于，至少一个像素单元的像素结构包括：半导体衬底；梯度化离子掺杂的感光区，位于半导体衬底内，梯度化离子掺杂的感光区包括离子掺杂浓度不同的至少两个子感光区；抗串扰晶体管栅极和传输栅，均位于至少两个子感光区中离子掺杂浓度最大的子感光区上；且传输栅与抗串扰晶体管栅极之间间距为单个像素单元边长的在本申请中，感光区内设置有具有电势差的各个子感光区，进而形成电荷传输呈现阶梯式的流通路径，将抗串扰晶体管栅极以及传输栅均设于离子掺杂浓度最大的子感光区上，可以优化二者的电荷传输特性，从而有效的改善电子的传输效率，减少“图像拖影”的现象。

Description

一种像素阵列及图像传感器

技术领域

本实用新型涉及半导体领域，特别是涉及一种像素阵列及包含该像素阵列的图像传感器。

背景技术

在图像传感器领域，往往需要根据实际应用场景的需求，对图像传感器中像素单元的抗串扰性能提高要求，所以需要在像素单元上外加额外的栅极，在像素满曝光时将电子导出，以达到抗串扰的效果。

并且，为了确保像素内部的电势梯度不会恶化而导致“图像拖影”，“图像拖影”即在电荷传送过程之后残留在光电二极管中的剩余电荷，此现象能够在随后的读取图像操作中产生错误的图像。目前，用于抗串扰功能的栅极和像素单元对应的传输晶体管栅极常采用不同的排布方案。

实用新型内容

有鉴于此，本实用新型提供一种像素阵列及包含该像素阵列的图像传感器。

本实用新型提供了一种像素阵列，由周期性排布的多个像素单元组成，其中，至少一个像素单元的像素结构包括：半导体衬底；梯度化离子掺杂的感光区，位于半导体衬底内，梯度化离子掺杂的感光区包括离子掺杂浓度不同的至少两个子感光区；抗串扰晶体管栅极，位于至少两个子感光区中离子掺杂浓度最大的子感光区上；传输栅，位于至少两个子感光区中离子掺杂浓度最大的子感光区上，且传输栅与抗串扰晶体管栅极之间间距为单个像素单元边长的

可选的，离子掺杂浓度不同的至少两个子感光区包括：离子掺杂浓度为a1及离子掺杂深度为h1的第一子感光区、离子掺杂浓度为b1及离子掺杂深度为h2的第二子感光区以及离子掺杂浓度为c1及离子掺杂深度为h2的第三子感光区，其中，a1＜b1＜c1，h1＞h2；传输栅与抗串扰晶体管栅极位于第三子感光区上。

可选的，离子掺杂浓度不同的至少两个子感光区包括：离子掺杂浓度为a2及离子掺杂深度为h3的第一子感光区、离子掺杂浓度为b2及离子掺杂深度为h4的第二子感光区、离子掺杂浓度为c2及离子掺杂深度为h4的第三子感光区以及离子掺杂浓度为d2及离子掺杂深度为h4的第四子感光区，其中，a2＜d2＜b2＜c2，h3＞h4；传输栅与抗串扰晶体管栅极位于第三子感光区上。

可选的，第一子感光区内开设有中心镂空部。

可选的，第二子感光区沿第一子感光区的中心镂空部的至少部分边缘设置。

可选的，第三子感光区的外缘轮廓与第二子感光区的外缘轮廓一致。

可选的，第一子感光区的离子掺杂深度h1为0.6μm，第二子感光区和第三子感光区的离子掺杂深度h2为0.1μm；或者，第一子感光区的离子掺杂深度h3为0.6μm，第二子感光区、第三子感光区以及第四子感光区的离子掺杂深度h4为0.1μm。

可选的，沿垂直于半导体衬底所在平面的方向上，第三子感光区的边长为单个像素单元边长的30％，第二子感光区的边长为单个像素单元边长的60％。

可选的，像素阵列中两两相邻像素单元的像素结构沿二者的中心线对称分布，且两两相邻像素单元共用同一抗串扰晶体管栅极；或者，像素阵列中2×2相邻像素单元的像素结构沿其中心点对称分布，且2×2相邻像素单元共用同一抗串扰晶体管栅极。

本实用新型还提供一种图像传感器，包括上述的像素阵列，还包括：逻辑控制模块，逻辑控制模块用于控制整个图像传感器的工作时序逻辑；行驱动模块与列驱动模块，行驱动模块和列驱动模块的一端与逻辑控制模块连接，另一端与像素阵列耦接，用于驱动和控制像素阵列中的各控制信号线，其中，行驱动模块用于向像素阵列提供对应的行控制信号，列驱动模块用于向像素阵列提供对应的列控制信号；列A/D转换模块，列A/D转换模块对应像素阵列中的每列像素，用于在逻辑控制模块的控制下实现列信号的模拟/数字转换；图像处理模块，图像处理模块用于在逻辑控制模块的控制下对列A/D转换模块输出的图像数字信号进行图像处理。

与现有技术相比，本实用新型至少具有如下突出的优点之一：

在本申请中，像素单元的感光区内设置有具有电势差的各个子感光区，进而形成电荷传输呈现阶梯式的流通路径，将抗串扰晶体管栅极以及传输栅均设于离子掺杂浓度最大的子感光区上，并调整二者的相对位置。在基于梯度化离子掺杂的感光区的基础上，优化了抗串扰晶体管栅极以及传输栅的电荷传输特性，从而有效的改善电子的传输效率，减少“图像拖影”的现象。

附图说明

图1是现有技术中一种图像传感器的像素阵列的结构示意图；

图2是现有技术中一种图像传感器的像素电路图；

图3是本实用新型提供的一种像素单元的剖面结构示意图；

图4是图3所示像素单元的一种实施例的俯视图；

图5是图3所示像素单元的另一种实施例的俯视图；

图6是图3所示像素单元的又一种实施例的俯视图；

图7是图3所示像素单元的又一种实施例的俯视图；

图8是本实用新型提供的另一种像素单元的剖面结构示意图；

图9是图8所示像素单元的一种实施例的俯视图；

图10是图8所示像素单元的另一种实施例的俯视图；

图11是图8所示像素单元的又一种实施例的俯视图；

图12是图8所示像素单元的又一种实施例的俯视图；

图13是本实用新型提供的一种图像传感器中像素阵列的局部结构示意图；

图14是本实用新型提供的另一种图像传感器中像素阵列的局部结构示意图；

图15是本实用新型提供的一种图像传感器的结构示意图。

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

如在详述本实用新型实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。另外，本实用新型中使用的“介于……之间”包括两个端点值。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。

如图1所示，图1是现有技术中一种图像传感器的像素阵列的结构示意图。像素阵列10作为图像传感器的重要的组成部分，通常由周期性排布的多个像素单元20组成。结合图2中图像传感器中像素电路图所示，每个像素单元20包括光电转换元件PD及传输栅TX，传输栅TX将光电转换元件PD经光电效应产生的电子转移到漂浮扩散有源区FD。复位晶体管RST用以根据控制信号实现像素电路的复位。像素信号经源极跟随晶体管SF放大输出经行选择晶体管RS输出至列线(Pixelout输出)。为改善光电转换元件PD的感光区内残留电荷对后续图像信号输出的影响，常在图像传感器的像素电路中设置有抗串扰晶体管AB，以将光电转换元件PD的感光区内残留电荷导走。

本申请通过对像素阵列中至少一个像素单元的像素结构做进一步改进来解决“图像拖影”的技术问题。以下，将结合图3-图5对本申请的像素单元20的像素结构做进一步描述。

在本申请中，像素阵列内至少一个像素单元20的像素结构包括：

半导体衬底100，具体的，在一些实施例中，半导体衬底100可以是单晶硅、单晶锗或者单晶锗硅衬底。在另一些实施例中，半导体衬底100也可以是上述单晶硅、单晶锗或者单晶锗硅衬底中掺杂有p型离子或n型离子后形成的衬底。

梯度化离子掺杂的感光区200，位于半导体衬底100内，梯度化离子掺杂的感光区200包括离子掺杂浓度不同的至少两个子感光区。需要解释的，梯度化离子掺杂的感光区200中应包括离子掺杂浓度呈现梯度变化的多个子感光区，以使多个子感光区之间具有电势差，进而形成电荷传输呈现阶梯式的流通路径，来改善电子的传输效率。

传输栅300，位于至少两个子感光区中离子掺杂浓度最大的子感光区上。可以理解的，传输栅300位于至少两个子感光区中离子掺杂浓度最大的子感光区上指的是在垂直于半导体衬底100所在平面的方向上，传输栅300与梯度化离子掺杂的感光区200内掺杂浓度最大的子感光区存在交叠区域。如图2中图像传感器的像素电路图所示，光电转换元件PD内的感光区在经过一段时间的曝光后，会累积感光电荷，再通过在传输栅TX(即图3中传输栅300)上施加电压，可以使感光区内的感光电荷转移输出以形成图像信号。

抗串扰晶体管栅极400，位于至少两个子感光区中离子掺杂浓度最大的子感光区上。同理，抗串扰晶体管栅极400位于至少两个子感光区中离子掺杂浓度最大的子感光区上指的是在垂直于半导体衬底100所在平面的方向上，抗串扰晶体管栅极400与梯度化离子掺杂的感光区200内离子掺杂浓度最大的子感光区存在交叠区域。通过在抗串扰晶体管栅极400上施加电压，可以将感光区200内的残留电荷导走，以减少感光区200内的电荷残留对输出的图像信号影响。

可选的，传输栅300以及抗串扰晶体管栅极400的栅压均大于-1V且小于3V。

传输栅300与抗串扰晶体管栅极400之间间距为单个像素单元20边长的如图4所示，可以将传输栅300以及抗串扰晶体管栅极400设于像素单元20的同一个边上，或者，如图5所示，将传输栅300以及抗串扰晶体管栅极400设于像素单元20的同一个角上，通过调整传输栅300以及抗串扰晶体管栅极400的相对位置，使其均位于离子掺杂浓度最大的子感光区上且间距不超过单个像素单元20边长的/>从而利用相同的电荷传输路径来导出感光区中的电子。

在本申请实施例中，感光区内设置有具有电势差的各个子感光区，进而形成电荷传输呈现阶梯式的流通路径，将传输栅300以及抗串扰晶体管栅极400均设于离子掺杂浓度最大的子感光区上，并调整二者的相对位置，如将传输栅300以及抗串扰晶体管栅极400设于像素单元20的同一个边上或者同一个角上，在基于梯度化离子掺杂的感光区200的基础上，优化抗串扰晶体管栅极400以及传输栅300的电荷传输特性，从而有效的改善电子的传输效率，减少“图像拖影”的现象。

在上述实施例的基础上，为实现版图设计的规整以及电荷传输效率的提高，本申请进一步提供了多种像素单元设计的实施例，以下将结合图3-图12来具体说明。

如图3-5所示，在本实施例中，离子掺杂浓度不同的至少两个子感光区包括：离子掺杂浓度为a1及离子掺杂深度为h1的第一子感光区A1、离子掺杂浓度为b1及离子掺杂深度为h2的第二子感光区A2以及离子掺杂浓度为c1及离子掺杂深度为h2的第三子感光区A3，其中，a1＜b1＜c1，h1＞h2；传输栅300与抗串扰晶体管栅极400位于第三子感光区A3上。

可以理解的，传输栅300与抗串扰晶体管栅极400位于第三子感光区A3上，即在垂直于半导体衬底100所在平面的方向上，传输栅300和抗串扰晶体管栅极400与第三子感光区A3存在交叠区域。

离子掺杂可以是N型离子掺杂或P型离子掺杂。可以理解的，CMOS电路是由p沟道和n沟道两种类型的MOS场效应管构成的。因此，可以把p沟道MOS场效应管制作在n型半导体衬底上，即用硼离子注入到n型半导体衬底上，形成一个p阱；同理，也可以把n沟道MOS场效应管制作在p型半导体衬底上，即用磷离子注入到p型半导体衬底上，形成一个n阱。进而阱与半导体衬底间可形成一个反向p-n结的偏置电压。

具体的，以P型半导体衬底为例，可以在半导体衬底100上先进行深度N型离子掺杂，以形成离子掺杂浓度为a1且离子掺杂深度为h1的第一子感光区A1，再在第一子感光区A1的基础上，继续掺杂N型离子以形成离子掺杂浓度为b1且离子掺杂深度为h2的第二子感光区A2，进一步在第二子感光区A2的基础上，继续掺杂N型离子以形成离子掺杂浓度为c1且离子掺杂深度为h2的第三子感光区A3，由于后一道离子掺杂形成的子感光区均在上一道离子掺杂的子感光区的基础上形成，由此按照离子掺杂顺序可知，a1＜b1＜c1，以最终形成N型离子掺杂浓度递增的感光区。进一步可选的，第一子感光区A1的离子掺杂深度h1为0.6μm，第二子感光区A2和第三子感光区A3的离子掺杂深度h2为0.1μm。

在本申请实施例中，基于不同离子掺杂浓度的子感光区，感光区内的电荷传输路径为第一子感光区A1至第二子感光区A2至第三子感光区A3，即电荷传输路径为从感光区与半导体衬底间的p-n结先上浮至半导体衬底表面，再在平行于半导体衬底的表面方向上对应电势差进行移动，进一步将传输栅300与抗串扰晶体管栅极400设置于第三子感光区A3上，可以优化抗串扰晶体管栅极400以及传输栅300的电荷传输特性，从而有效的改善电子的传输效率。

如图8-10所示，在本实施例中，为进一步增加感光区的满阱容量，离子掺杂浓度不同的至少两个子感光区包括：离子掺杂浓度为a2及离子掺杂深度为h3的第一子感光区B1、离子掺杂浓度为b2及离子掺杂深度为h4的第二子感光区B2、离子掺杂浓度为c2及离子掺杂深度为h4的第三子感光区B3以及离子掺杂浓度为d2及离子掺杂深度为h4的第四子感光区B4，其中，a2＜d2＜b2＜c2，h3＞h4；传输栅300与抗串扰晶体管栅极400位于第三子感光区上。

需要解释的，图9-12中B1标示为虚线代指第一子感光区B1为深度离子掺杂，即位于其他子感光区下方。

可以理解的，传输栅300与抗串扰晶体管栅极400位于第三子感光区A3上，即在垂直于半导体衬底100所在平面的方向上，传输栅300和抗串扰晶体管栅极400与第三子感光区A3存在交叠区域。

具体的，以P型半导体衬底为例，可以在半导体衬底100上先进行深度N型离子掺杂，以形成离子掺杂浓度为a2及离子掺杂深度为h3的第一子感光区B1，再在第一子感光区B1的上方并沿着像素单元的轮廓，继续掺杂N型离子以形成离子掺杂浓度为b2及离子掺杂深度为h4的第四子感光区B4，再在第一子感光区B1和第四子感光区B4的基础上，继续掺杂N型离子以形成离子掺杂浓度为c2及离子掺杂深度为h4的第二子感光区B2，进一步在第二子感光区B2的基础上，继续掺杂N型离子以形成离子掺杂浓度为d2及离子掺杂深度为h4的第三子感光区B3，由于后一道离子掺杂形成的子感光区均在上一道离子掺杂的子感光区的基础上形成，由此按照离子掺杂顺序可知，a2＜d2＜b2＜c2，以最终形成N型离子掺杂浓度递增的感光区。可选的，第一子感光区B1的离子掺杂深度h3为0.6μm，第二子感光区B2、第三子感光区B3以及第四子感光区B4的离子掺杂深度h4为0.1μm。

在本申请实施例中，通过一道沿着像素单元轮廓掺杂的第四子感光区B4，可以使感光区的满阱容量进一步增大。并且，基于不同离子掺杂浓度的子感光区，感光区内的电荷传输路径为第一子感光区B1至第四子感光区B4至第二子感光区B2至第三子感光区B3，即电荷传输路径为从感光区与半导体衬底间的p-n结先上浮至半导体衬底表面，再在平行于半导体衬底的表面方向上对应电势差进行移动，进一步将传输栅300与抗串扰晶体管栅极400设置于第三子感光区B3上，可以优化抗串扰晶体管栅极400以及传输栅300的电荷传输特性，从而有效的改善电子的传输效率。

在一些实施例中，第一子感光区内可开设有中心镂空部，由于生成于感光区中部的感光电荷往往难以沿着电荷传输路径导出，因此为进一步提升电子的传输效率，可将第一子感光区的中心部分设置为镂空，以改善电子的传输效率。

进一步的，如图6、7、11及12所示，第二子感光区A2(B2)沿第一子感光区A1(B1)的中心镂空部的至少部分边缘设置。且第三子感光区A3(B3)的外缘轮廓与第二子感光区A2(B2)的外缘轮廓一致。通过上述设计，可将感光区变为相同的对称的掺杂梯度，进而使得电荷传输也是均匀的，提高电子移动效率，来改善“图像拖影”的现象。

在一些实施例中，如图4-7所示，基于对称的梯度化离子掺杂的感光区设计，在沿垂直于半导体衬底所在平面的方向上，第三子感光区A3的边长可设置为单个像素单元20的边长的30％，第二子感光区A2的边长可设置为单个像素单元20的边长的60％。

同理，如图9-12所示，在沿垂直于半导体衬底100所在平面的方向上，第三子感光区B3的边长可设置为单个像素单元20的边长的30％，第二子感光区B2的边长可设置为单个像素单元20的边长的60％。进一步的，第四子感光区B4的边长可设置为单个像素单元20的边长的80％～90％。

在另一些实施例中，为尽可能减小抗串扰晶体管占用版图的面积，可使部分相邻像素共用同一抗串扰晶体管栅极。

具体的，如图13所示，像素阵列中两两相邻像素的像素结构沿二者的中心线对称分布，以便两两相邻像素共用同一抗串扰晶体管栅极。且两个相邻的像素各自的传输栅与同一抗串扰晶体管栅极之间间距均不超过单个像素单元边长的

或者，如图14所示，像素阵列中2×2相邻像素的像素结构沿其中心点对称分布，且2×2相邻像素共用同一抗串扰晶体管栅极。且四个相邻的像素各自的传输栅与同一抗串扰晶体管栅极之间间距均不超过单个像素单元边长的

本实用新型实施例在解决“图像拖影”问题的基础上，还能进一步减小抗串扰晶体管栅极占用的版图面积，有利于其他器件的多样化设计。

本实用新型还提供一种图像传感器，如图15所示，图像传感器1包括上述的像素阵列10，具体情况请参考上述描述，在此不再赘述。除此之外，该图像传感器10还包括逻辑控制模块12、行驱动模块13、列驱动模块14、列A/D转换模块15以及图像处理模块16；其中：逻辑控制模块12用于控制整个系统的工作时序逻辑；行驱动模块13和列驱动模块14的一端与逻辑控制模块12连接，另一端与像素阵列10耦接，用于驱动和控制像素阵列10中的各控制信号线；具体地，行驱动模块13用于向像素阵列10提供对应的行控制信号；列驱动模块14用于向像素阵列10提供对应的列控制信号；列A/D转换模块15对应像素阵列10中的每列像素，用于在逻辑控制模块12的控制下实现列信号的模拟/数字转换；图像处理模块16用于在逻辑控制模块12的控制下对列A/D转换模块15输出的图像数字信号进行图像处理。

在本申请实施例的图像传感器中，感光区内设置有具有电势差的各个子感光区，进而形成电荷传输呈现阶梯式的流通路径，将抗串扰晶体管栅极以及传输栅均设于离子掺杂浓度最大的子感光区上，并调整二者的相对位置。在基于梯度化离子掺杂的感光区的基础上，优化了抗串扰晶体管栅极以及传输栅的电荷传输特性，从而有效的改善电子的传输效率，减少“图像拖影”的现象。

以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。

Claims (11)

1.一种像素阵列，由周期性排布的多个像素单元组成，其特征在于，至少一个所述像素单元的像素结构包括：

半导体衬底；

梯度化离子掺杂的感光区，位于所述半导体衬底内，所述梯度化离子掺杂的感光区包括离子掺杂浓度不同的至少两个子感光区；

传输栅，位于所述至少两个子感光区中离子掺杂浓度最大的子感光区上；

抗串扰晶体管栅极，位于所述至少两个子感光区中离子掺杂浓度最大的子感光区上，且所述传输栅与所述抗串扰晶体管栅极之间间距为单个所述像素单元边长的

2.根据权利要求1所述的像素阵列，其特征在于，所述离子掺杂浓度不同的至少两个子感光区包括：离子掺杂浓度为a1及离子掺杂深度为h1的第一子感光区、离子掺杂浓度为b1及离子掺杂深度为h2的第二子感光区以及离子掺杂浓度为c1及离子掺杂深度为h2的第三子感光区，其中，a1＜b1＜c1，h1＞h2；

所述传输栅与所述抗串扰晶体管栅极位于所述第三子感光区上。

3.根据权利要求1所述的像素阵列，其特征在于，所述离子掺杂浓度不同的至少两个子感光区包括：离子掺杂浓度为a2及离子掺杂深度为h3的第一子感光区、离子掺杂浓度为b2及离子掺杂深度为h4的第二子感光区、离子掺杂浓度为c2及离子掺杂深度为h4的第三子感光区以及离子掺杂浓度为d2及离子掺杂深度为h4的第四子感光区，其中，a2＜d2＜b2＜c2，h3＞h4；

所述传输栅与所述抗串扰晶体管栅极位于所述第三子感光区上。

4.根据权利要求2或3所述的像素阵列，其特征在于，所述第一子感光区内开设有中心镂空部。

5.根据权利要求4所述的像素阵列，其特征在于，所述第二子感光区沿所述第一子感光区的中心镂空部的至少部分边缘设置。

6.根据权利要求2或3所述的像素阵列，其特征在于，所述第三子感光区的外缘轮廓与所述第二子感光区的外缘轮廓一致。

7.根据权利要求2所述的像素阵列，其特征在于，所述第一子感光区的离子掺杂深度h1为0.6μm，所述第二子感光区和所述第三子感光区的离子掺杂深度h2为0.1μm。

8.根据权利要求3所述的像素阵列，其特征在于，所述第一子感光区的离子掺杂深度h3为0.6μm，所述第二子感光区、所述第三子感光区以及所述第四子感光区的离子掺杂深度h4为0.1μm。

9.根据权利要求2或3所述的像素阵列，其特征在于，沿垂直于所述半导体衬底所在平面的方向上，所述第三子感光区的边长为单个所述像素单元边长的30％，所述第二子感光区的边长为单个所述像素单元边长的60％。

10.根据权利要求1所述的像素阵列，其特征在于，所述像素阵列中两两相邻像素单元的像素结构沿二者的中心线对称分布，且所述两两相邻像素单元共用同一抗串扰晶体管栅极；或者，

所述像素阵列中2×2相邻像素单元的像素结构沿其中心点对称分布，且所述2×2相邻像素单元共用同一抗串扰晶体管栅极。

11.一种图像传感器，其特征在于，包括：

如权利要求1-10任一项所述的像素阵列；

逻辑控制模块，所述逻辑控制模块用于控制整个图像传感器的工作时序逻辑；

行驱动模块与列驱动模块，所述行驱动模块和所述列驱动模块的一端与所述逻辑控制模块连接，另一端与所述像素阵列耦接，用于驱动和控制所述像素阵列中的各控制信号线，其中，所述行驱动模块用于向所述像素阵列提供对应的行控制信号，所述列驱动模块用于向所述像素阵列提供对应的列控制信号；

列A/D转换模块，所述列A/D转换模块对应所述像素阵列中的每列像素，用于在所述逻辑控制模块的控制下实现列信号的模拟/数字转换；

图像处理模块，所述图像处理模块用于在逻辑控制模块的控制下对所述列A/D转换模块输出的图像数字信号进行图像处理。