CN219225008U - 硬件测试电路 - Google Patents

Abstract

本申请提供一种硬件测试电路，包括：供电设备、上位机、I2C通信单元、测试电路板和至少一个接口扩展单元，I2C通信单元设有第一I2C接口，上位机与I2C通信单元电连接，第一I2C接口和测试电路板电连接，测试电路板和被测模块电连接，测试电路板和各接口扩展单元电连接，上位机和被测模块电连接，上位机和供电设备电连接，供电设备和被测模块电连接，测试电路板和各被测引脚电连接，被测引脚被配置为GPIO模式，该硬件测试电路中，上位机通过一I2C通信单元，利用简单且统一的测试方式即可完成被配置为GPIO模式的所有被测引脚的电气通路是否异常，提高了测试效率和硬件测试电路的可移植性，降低了测试电路板的开发成本。

Description

硬件测试电路

技术领域

本申请涉及电子器件检测技术领域，尤其涉及一种硬件测试电路。

背景技术

在硬件生产流程中，电气通路检测是保障硬件的生产质量的关键环节。当硬件的器件存在虚焊或者短接等异常焊接现象时，将影响该硬件的正确应用，电气通路检测可实现对异常焊接点的检测，以进行后续焊点的重新焊接，以保障硬件的生产质量。

在电气通路检测过程中，往往需要开发人员针对被测的硬件各引脚的功能设计并焊接对应的测试电路板，并将该硬件电路板与被测硬件对应的引脚电连接，通过对该引脚的功能调用，获得测试结果，并根据该测试结果判断与该引脚关联的电气通路是否正常。

但是，检测被测硬件的电气通路的方案往往很复杂，方案设计会占用大量的硬件开发人力和软件开发人力，测试效率低，且检测方案只适用于本次模块检测，可移植性不高，存在资源浪费。

实用新型内容

本申请提供一种硬件测试电路，用以解决当前硬件测试电路的测试效率低、可移植性不高的技术问题。

本申请提供一种硬件测试电路，所述硬件测试电路包括：供电设备、上位机、I2C通信单元、测试电路板和至少一个接口扩展单元；所述I2C通信单元设有第一I2C接口；

所述上位机与所述I2C通信单元电连接，所述I2C通信单元的第一I2C接口和所述测试电路板电连接，所述测试电路板和被测模块电连接，所述测试电路板和各所述接口扩展单元电连接，所述上位机和所述被测模块电连接，所述上位机和所述供电设备电连接，所述供电设备和所述被测模块电连接；

其中，所述被测模块包括至少一个被测引脚，所述测试电路板和各所述被测引脚电连接，所述被测引脚被配置为GPIO模式。

可选地，所述上位机设有第一通用串行总线接口，所述I2C通信单元设有第二通用串行总线接口；

所述第一通用串行总线接口与所述第二通用串行总线接口电连接。

可选地，所述上位机还设有控制接口，所述供电设备设有控制信号接收接口和供电端，所述被测模块设有电源端；

所述控制接口和所述控制信号接收接口电连接，所述供电端和所述电源端电连接。

可选地，所述硬件测试电路还包括至少一根测试探针和测试夹具；

所述测试夹具将所述被测模块卡合连接于所述测试电路板上，各所述被测引脚分别与对应的所述测试探针电连接。

可选地，所述测试电路板上设有第一连接结构和第二I2C接口；

所述被测引脚与所述第一连接结构的第一端电连接，所述第一连接结构的第二端和所述第二I2C接口电连接，所述第二I2C接口与所述第一I2C接口电连接。

可选地，各所述接口扩展单元设有第三I2C接口和多个I/O接口，各所述第三I2C接口与所述第二I2C接口电连接，各所述I/O接口与对应的被测引脚电连接。

在上述技术方案中，上位机在对被测模块进行测试时，可通过一通用串行总线接口同时对被测模块的多个可配置为GPIO模式的被测引脚进行测试，提高了上位机接口的利用率，同时，通过将被测引脚统一配置为GPIO模式并对其进行输入和/或输出功能的测试，取代了针对各管脚定义的功能来选型相应功能的器件，并设计对应的测试电路板进行测试的过程，简化了测试电路板的电路结构，节省了测试电路板开发效率和成本，针对其他被测模块，也可同样将被测引脚配置为GPIO模式，并放置于当前硬件测试电路中进行测试，提高了硬件测试电路的可移植性。

可选地，所述被测模块设有第一UART串口和第二UART串口，各所述UART串口均包括发送端和接收端；

所述第一UART串口的发送端与所述第二UART串口的接收端电连接，所述第一UART串口的接收端和所述第一UART串口的发送端电连接。

可选地，所述硬件测试电路还包括网口芯片，所述被测模块设有千兆网口，所述测试电路板上设有第二连接结构；

所述上位机与所述网口芯片电连接，所述网口芯片与所述测试电路板电连接，所述千兆网口通过测试探针与所述测试电路板电连接，所述第二连接结构的第一端和所述网口芯片电连接，所述千兆网口连接的测试探针和所述第二连接结构的第二端电连接。

可选地，所述测试电路板上还设有控制信号接收端和第三连接结构，所述网口芯片设有控制端；

所述上位机与所述控制信号接收端电连接，所述控制信号接收端和所述第三连接结构的第一端电连接，所述第三连接结构的第二端和所述网口芯片的控制端电路板电连接。

可选地，所述网口芯片通过测试探针与所述测试电路板电连接。

在上述技术方案中，通过将同类型接口相互连接，进行回环测试，降低硬件设计难度，大幅减少连接线束，节约成本。

本申请提供一种硬件测试电路，该硬件测试电路包括：供电设备、上位机、I2C通信单元、测试电路板和至少一个接口扩展单元，I2C通信单元设有第一I2C接口，上位机与I2C通信单元电连接，I2C通信单元的第一I2C接口和测试电路板电连接，测试电路板和被测模块电连接，测试电路板和各接口扩展单元电连接，上位机和被测模块电连接，上位机和供电设备电连接，供电设备和被测模块电连接，其中，被测模块包括至少一个被测引脚，测试电路板和各被测引脚电连接，被测引脚被配置为GPIO模式，该硬件测试电路中，上位机通过I2C通信单元、测试电路板和接口扩展模块，按照测试目标向被配置为GPIO模式的被测引脚发送或获取电平信号，并通过与测试目标比对，确定被测引脚的电气通路是否异常，利用简单且统一的测试方式替代根据各引脚的功能设计测试电路并进行对应测试的过程，节省了电路设计的时间，提高了测试效率，还提高了硬件测试电路的可移植性。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

图1为本申请一实施例提供的硬件测试电路的结构示意图；

图2为本申请另一实施例提供的硬件测试电路的结构示意图；

图3为本申请另一实施例提供的硬件测试电路的结构示意图。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。

应当理解，尽管在本文可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本文范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语"如果"可以被解释成为"在……时"或"当……时"或"响应于确定"。再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。应当进一步理解，术语“包含”、“包括”表明存在的特征、步骤、操作、元件、组件、项目、种类、和/或组，但不排除一个或多个其他特征、步骤、操作、元件、组件、项目、种类、和/或组的存在、出现或添加。本申请使用的术语“或”、“和/或”、“包括以下至少一个”等可被解释为包括性的，或意味着任一个或任何组合。例如，“包括以下至少一个：A、B、C”意味着“以下任一个：A；B；C；A和B；A和C；B和C；A和B和C”，再如，“A、B或C”或者“A、B和/或C”意味着“以下任一个：A；B；C；A和B；A和C；B和C；A和B和C”。仅当元件、功能、步骤或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。

应该理解的是，虽然本申请实施例中的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

取决于语境，如在此所使用的词语“如果”、“若”可以被解释成为“在……时”或“当……时”或“响应于确定”或“响应于检测”。类似地，取决于语境，短语“如果确定”或“如果检测(陈述的条件或事件)”可以被解释成为“当确定时”或“响应于确定”或“当检测(陈述的条件或事件)时”或“响应于检测(陈述的条件或事件)”。

应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

在硬件生产流程中，电气通路检测是保障硬件的生产质量的关键环节。当硬件的器件存在虚焊或者短接等异常焊接现象时，将影响该硬件的正确应用，电气通路检测可实现对异常焊接点的检测，以进行后续焊点的重新焊接，以保障硬件的生产质量。

在电气通路检测过程中，往往需要开发人员针对被测的硬件各引脚的功能设计并焊接对应的测试电路板，并将该硬件电路板与被测硬件对应的引脚电连接，通过对该引脚的功能调用，获得测试结果，并根据该测试结果判断与该引脚关联的电气通路是否正常。

但是，检测被测硬件的电气通路的方案往往很复杂，方案设计会占用大量的硬件开发人力和软件开发人力，测试效率低，且检测方案只适用于本次模块检测，可移植性不高，存在资源浪费。

针对上述技术问题，本申请实施例提供一种硬件测试电路，旨在解决当前硬件测试电路的测试效率低、可移植性不高的问题。本申请的技术构思是：提供一种硬件测试电路，包括：供电设备、上位机、I2C通信单元、测试电路板和至少一个接口扩展单元，I2C通信单元设有第一I2C接口，上位机与I2C通信单元电连接，I2C通信单元的第一I2C接口和测试电路板电连接，测试电路板和被测模块电连接，测试电路板和各接口扩展单元电连接，上位机和被测模块电连接，上位机和供电设备电连接，供电设备和被测模块电连接，其中，被测模块包括至少一个被测引脚，测试电路板和各被测引脚电连接，被测引脚被配置为GPIO模式，该硬件测试电路中，上位机通过I2C通信单元、测试电路板和接口扩展模块，按照测试目标向被配置为GPIO模式的被测引脚发送或获取电平信号，并通过与测试目标比对，确定被测引脚的电气通路是否异常，利用简单且统一的测试方式替代根据各引脚的功能设计测试电路并进行对应测试的过程，节省了电路设计的时间，提高了测试效率，还提高了硬件测试电路的可移植性。

图1为本申请一实施例提供的硬件测试电路的结构示意图，如图1所示，该硬件测试电路包括上位机10、I2C通信单元20、测试电路板30、至少一个接口扩展单元和供电设备60。在图1所示的实施例中，扩展接口单元包括两个：第一接口扩展单元501和第二接口扩展单元502。该硬件测试电路用于测试被测模块40的电气通路是否正常。在测试被测模块40时，在硬件测试电路中设有一测试夹具，该测试间夹具将被测模块卡合连接于测试电路板上，以保障测试电路板于被测模块之间电路连接的稳定性。在一实施例中，上位机10包括笔记本电脑或台式计算机，I2C通信单元为支持I2C通信总线通信协议的I2C芯片，扩展接口单元包括PCF8574A芯片，被测模块包括5G模组，该5G模组中包括baseband芯片，被测引脚为将该baseband芯片的引脚直接引出以作为封装的5G模组的引脚、且可配置GPIO模式的引脚。

在上述硬件测试电路中，上位机10分别与I2C通信单元20、供电设备60和被测模块40电连接，I2C通信单元20和测试电路板30电连接，第一接口扩展单元502、第二接口扩展单元502及被测模块40分别与测试电路板30电连接。

更具体地，上位机10设有第一通用串行总线接口，I2C通信单元20设有第二通用串行总线接口和第一I2C接口，测试电路板30上设有第二I2C接口，该上位机10的第一通用串行总线接口和I2C通信单元20的第二通用串行总线接口电连接，在一实施例中，两接口通过USB线连接，该USB线用于使上位机10向I2C通信单元20供电，并构建上位机10和I2C通信单元之间的信令交互通道。

I2C通信单元20的第一I2C接口和测试电路板30上的第二I2C接口电连接，在一实施例中，两接口之间可通过RJ11线缆连接，其中，两接口的SCL端连接，两接口的SDA端连接。

第一接口扩展单元501设有第三I2C接口和多个I/O接口，每个接口包含至少一个引脚，例如：第三I2C接口包含4个引脚，各I/O接口包含一个引脚。上述接口的各引脚对应一测试探针，该测试探针的一端与对应引脚电连接，测试探针的另一端与测试电路板40电连接。测试电路板上设有第一连接结构，该连接结构的一端与第二I2C接口电连接，另一端与第三I2C接口电连接。在一实施例中，该第一连接结构为PCB板上的走线，第三I2C接口中的SCL端和第二I2C接口的SCL端电连接，第三I2C接口中的SDA端和第二I2C接口的SDA端电连接。

相似地，第二接口扩展单元502设有的接口以及该第二接口扩展单元502和测试电路板30的连接关系与第一接口扩展单元501相同，此处不再赘述。

被测模块包括至少一个被测引脚，该被测引脚可被配置为GPIO模式，各被测引脚分别与测试电路板30电连接。更具体地，测试电路板30上设有与被测引脚数量相同的测试探针，各测试探针的一端对应地与被测引脚电连接，各测试探针的另一端与测试电路板连接后，通过测试电路板上设置的连接结构与接口扩展单元对应的I/O接口电连接。

在图1所示的电路结构中，各接口扩展单元设有8个I/O口，被测模块设有16个被测引脚，每个被测引脚均被配置为GPIO模式。每个被测引脚通过测试探针和测试电路板上的走线与一一对应地与接口扩展单元的I/O口电连接。

此外，上位机10还设有控制接口和第三通用串行总线接口，供电设备60设有控制信号接收接口和供电端，测试电路板30上设有第四通用串行总线接口和电源接收端，被测模块40上设有信息传输接口和电源端，各接口扩展单元也设有电源端。

上位机10的控制接口和供电设备60的控制信号接收接口电连接，供电设备60的供电端和测试电路板上的电源接收端电连接，该电源接收端通过测试电路板上的走线分别与被测模块40及各接口扩展单元的电源端电连接。

上位机10的第三通用串行总线接口与测试电路板30上的第四通用串行总线接口电连接，该第四通用串行总线接口通过测试电路板上的走线与被测模块40的信息传输接口电连接。

在利用图1所示的硬件测试电路对被测模块的各被测引脚进行电气通路测试时，上位机生成供电控制指令，并将该指令通过控制接口发送至供电设备，以使供电设备为接口扩展单元和被测模块供电。

当被测引脚作为输入引脚时，上位机配置被测引脚的输入电平信号，即配置各被测引脚的电平值为高电平或低电平，并将配置信息发送至I2C通信单元，I2C通信单元从配置信息中获取各引脚连接的接口扩展单元的地址，在该地址对应的接口扩展单元对I2C通信单元响应后，I2C通信单元向该接口扩展单元配置信号写入功能，并将与该接口扩展单元电连接的被测引脚相关的电平配置数据以串行信号的形式通过SDA引脚传输至接口扩展单元，以使该接口扩展单元将串行信号转为并行信号，并从各I/O口向对应的被测引脚传输电平信号。被测模块中设有寄存器，用于存储被测模块各被测引脚的电平状态。上位机通过第三通用串行总线接口从被测模块上的信息传输接口获取各被测引脚的电平状态，并与其配置的电平信号进行比较，当配置的电平信号与上位机从被测模块获取的电平状态相同时，表示该被测引脚作为输入引脚的电气通路焊接正常，否则，焊接异常。

当被测引脚作为输出引脚时，上位机配置对应引脚的电平信号，即配置各被测引脚的电平值为高电平或低电平，并将配置信息通过第三通用串行总线接口向被测模块的信息传输接口发送配置信号，以修改被测模块内寄存器中存储的信号，从而使被测模块中的控制器对应调节各被测模块中各被测引脚的电平状态：高电平状态或低电平状态。上位机还生成各被测引脚的电平采集信号，并将该电平采集信号发送至I2C通信单元，以使I2C通信单元从电平采集信号中获取各被测引脚连接的接口扩展单元的地址，在该地址对应的接口扩展单元对I2C通信单元响应后，I2C通信单元向该接口扩展单元配置信号读取功能，以使接口扩展单元的I/O口读取对应引脚的电平，并传输至I2C通信单元的第一I2C接口，以使I2C通信单元将读取的被测引脚的电平值传输至上位机，以使上位机对配置的电平信号和采集的电平值进行比对，当配置的电平信号与采集的电平值相同时，表示该被测引脚作为输出引脚的电气通路焊接正常，否则，焊接异常，该上位机会根据比对的电平值不相同的结果确定存在焊接异常的引脚，并对应显示并打印，实现故障点的可视化，以便于产线维修。

在上述技术方案中，上位机在对被测模块进行测试时，可通过一通用串行总线接口同时对被测模块的多个可配置为GPIO模式的被测引脚进行测试，提高了上位机接口的利用率，同时，通过将被测引脚统一配置为GPIO模式并对其进行输入和/或输出功能的测试，取代了针对各管脚定义的功能来选型相应功能的器件，并设计对应的测试电路板进行测试的过程，简化了测试电路板的电路结构，节省了测试电路板开发效率和成本，针对其他被测模块，也可同样将被测引脚配置为GPIO模式，并放置于当前硬件测试电路中进行测试，提高了硬件测试电路的可移植性。

在对被测模块的两个UART串口进行测试时，无法将上述两串口配置为GPIO模式，可通过两串口互连，进行回环测试，以确定两串口的电气通路焊接是否异常。

在另一实施例中，被测模块40还设有第一UART串口和第二UART串口，其电路连接关系如图2所示。各UART串口均包括发送端Tx和接收端Rx。第一UART串口的发送端与第二UART串口的接收端电连接，第一UART串口的接收端和第一UART串口的发送端电连接。更具体地，第一UART串口和第二UART串口的发送端和接收端分别与对应的测试探针的一端电连接，各测试探针的另一端与测试电路板电连接。第一UART串口的发送端和第二UART串口的接收端通过测试电路板上的走线电连接，第一UART串口的接收端和第二UART串口的发送端通过测试电路板上的走线电连接。

上位机在控制供电设备为被测模块供电之后，生成回环测试指令，该指令中包括进行回环测试的数据。被测模块根据该指令调整对应的第一UART串口的寄存器，以使该发送端Tx向第二UART串口的接收端Rx发送数据，并在该接收端Rx接收数据完成后，使用同一串口的发送端Tx将数据返回至第一UART串口的接收端Rx，完成一循环的测试，上位机通过获取上述两串口对应的寄存器数据的变化状态，确定两串口是否存在电气通路焊接异常。

更具体地，当两串口对应的寄存器数据保持相同，则电气通路焊接正常，否则，异常。

在另一实施例中，被测模块40还设有千兆网口，测试该千兆网口的电路连接关系如图3所示，硬件测试电路还包括网口芯片70，测试电路板30上设有第二连接结构。上位机10与网口芯片70电连接，即上位机10通过网线与设于测试电路板30上的RJ45端子电连接，该RJ45端子通过测试电路板30的板上走线和测试探针与网口芯片70电连接，被测模块40的千兆网口通过测试探针与测试电路板30电连接，第二连接结构的第一端和网口芯片电连接，被测模块40的千兆网口和第二连接结构的第二端电连接。

更具体地，测试电路板30上还设有控制信号接收端和第三连接结构，网口芯片设有控制端，上位机10与控制信号接收端电连接，控制信号接收端和第三连接结构的第一端电连接，第三连接结构的第二端和网口芯片的控制端电路板电连接，网口芯片通过测试探针与测试电路板电连接。

在一实施例中，第二连接结构和第三连接结构为测试电路板上的走线。

此外，该网口芯片70还设有电源端，该电源端与测试电路板的电源接收端电连接，以使上位机10控制供电设备60为网口芯片70供电。

在一实施例中，网口芯片为PHY芯片，千兆网口为RGMII接口。

在对千兆网口进行测试时，上位机10生成网口测试指令，并将该网口测试指令发送至网口芯片的控制端，以使其与千兆网口进行握手对接测试。上位机在上述握手对接测试过程中，通过被测模块的信息传输接口获取握手测试相关数据，并根据该数据确定千兆网口的功能是否异常，从而确定与千兆网口相关的电气通路焊接是否异常。

在上述技术方案中，通过将同类型接口相互连接，进行回环测试，降低硬件设计难度，大幅减少连接线束，节约成本。

本领域技术人员在考虑说明书及实践这里公开的实用新型后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (10)

1.一种硬件测试电路，其特征在于，所述硬件测试电路包括：供电设备、上位机、I2C通信单元、测试电路板和至少一个接口扩展单元；所述I2C通信单元设有第一I2C接口；

所述上位机与所述I2C通信单元电连接，所述I2C通信单元的第一I2C接口和所述测试电路板电连接，所述测试电路板和被测模块电连接，所述测试电路板和各所述接口扩展单元电连接，所述上位机和所述被测模块电连接，所述上位机和所述供电设备电连接，所述供电设备和所述被测模块电连接；

其中，所述被测模块包括至少一个被测引脚，所述测试电路板和各所述被测引脚电连接，所述被测引脚被配置为GPIO模式。

2.根据权利要求1所述的硬件测试电路，其特征在于，所述上位机设有第一通用串行总线接口，所述I2C通信单元设有第二通用串行总线接口；

所述第一通用串行总线接口与所述第二通用串行总线接口电连接。

3.根据权利要求1所述的硬件测试电路，其特征在于，所述上位机还设有控制接口，所述供电设备设有控制信号接收接口和供电端，所述被测模块设有电源端；

所述控制接口和所述控制信号接收接口电连接，所述供电端和所述电源端电连接。

4.根据权利要求1所述的硬件测试电路，其特征在于，所述硬件测试电路还包括至少一根测试探针和测试夹具；

所述测试夹具将所述被测模块卡合连接于所述测试电路板上，各所述被测引脚分别与对应的所述测试探针电连接。

5.根据权利要求4所述的硬件测试电路，其特征在于，所述测试电路板上设有第一连接结构和第二I2C接口；

所述被测引脚与所述第一连接结构的第一端电连接，所述第一连接结构的第二端和所述第二I2C接口电连接，所述第二I2C接口与所述第一I2C接口电连接。

6.根据权利要求5所述的硬件测试电路，其特征在于，各所述接口扩展单元设有第三I2C接口和多个I/O接口，各所述第三I2C接口与所述第二I2C接口电连接，各所述I/O接口与对应的被测引脚电连接。

7.根据权利要求1所述的硬件测试电路，其特征在于，所述被测模块设有第一UART串口和第二UART串口，各所述UART串口均包括发送端和接收端；

所述第一UART串口的发送端与所述第二UART串口的接收端电连接，所述第一UART串口的接收端和所述第一UART串口的发送端电连接。

8.根据权利要求1所述的硬件测试电路，其特征在于，所述硬件测试电路还包括网口芯片，所述被测模块设有千兆网口，所述测试电路板上设有第二连接结构；

所述上位机与所述网口芯片电连接，所述网口芯片与所述测试电路板电连接，所述千兆网口通过测试探针与所述测试电路板电连接，所述第二连接结构的第一端和所述网口芯片电连接，所述千兆网口连接的测试探针和所述第二连接结构的第二端电连接。

9.根据权利要求8所述的硬件测试电路，其特征在于，所述测试电路板上还设有控制信号接收端和第三连接结构，所述网口芯片设有控制端；

所述上位机与所述控制信号接收端电连接，所述控制信号接收端和所述第三连接结构的第一端电连接，所述第三连接结构的第二端和所述网口芯片的控制端电路板电连接。

10.根据权利要求9所述的硬件测试电路，其特征在于，所述网口芯片通过测试探针与所述测试电路板电连接。

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