CN218412801U - 一种芯片测试电路及pcb板 - Google Patents

Abstract

本申请提出一种芯片测试电路及PCB板，包括：信号输入端、信号输出端、第一开关接口、第二开关接口和第三开关接口；其中，信号输入端连接第三开关接口的控制端，第三开关接口通过第一开关接口和/或第二开关接口连接至信号输出端；当第一开关接口接入第一开关器件，第三开关接口接入第三开关器件时，芯片测试电路可在第一测试模式下工作；当第二开关接口接入第二开关器件，第三开关接口接入第三开关器件时，所述芯片测试电路可在第二测试模式下工作。根据本申请的技术方案，实现为芯片提供不同的测试模式。

Description

一种芯片测试电路及PCB板

技术领域

本申请涉及芯片测试技术领域，尤其涉及一种芯片测试电路及PCB板。

背景技术

目前，矿机中的哈希芯片之间采用串并相结合的电路结构；在前一级电压的哈希芯片向后一级电压的哈希芯片传输信号的时候，需要对信号做相应的状态调整。

实用新型内容

本申请实施例提供一种芯片测试电路及PCB板，以解决相关技术存在的问题，技术方案如下：

第一方面，本申请实施例提供了一种芯片测试电路，包括：

信号输入端、信号输出端、第一开关接口、第二开关接口和第三开关接口；其中，

信号输入端连接第三开关接口的控制端，第三开关接口通过第一开关接口和/或第二开关接口连接至信号输出端；

当第一开关接口接入第一开关器件，第三开关接口接入第三开关器件时，芯片测试电路可在第一测试模式下工作；

当第二开关接口接入第二开关器件，第三开关接口接入第三开关器件时，芯片测试电路可在第二测试模式下工作。

在一种实施方式中，该电路，还包括：第四开关接口；

信号输入端与第四开关接口的输入端连接，信号输出端与第四开关接口的输出端连接，当第四开关接口接入第四开关器件时，芯片测试电路可在第三测试模式下工作。

在一种实施方式中，第三开关接口的输出端连接第一开关接口的控制端和/或第二开关接口的控制端；第一开关接口的输出端和第二开关接口的输出端连接信号输出端。

在一种实施方式中，第三开关接口的输出端还连接至第二电源端，第二开关接口的输出端和/或第一开关接口的输入端还连接至第一电源端。

在一种实施方式中，该电路，还包括：第一电阻及第二电阻；

第一电阻连接于第一电源端与第二开关接口的输出端和/或第一开关接口的输入端之间；

第二开关接口的输入端和/或第一开关接口的输出端通过第二电阻接地。

在一种实施方式中，当第一开关接口接入第一开关器件，第三开关接口接入第三开关器件时，第一电阻为0欧姆电阻，第二电阻的阻值为第一预设数值。

在一种实施方式中，当第二开关接口接入第二开关器件，第三开关接口接入第三开关器件时，第一电阻的阻值为第二预设数值，第二电阻为0欧姆电阻。

在一种实施方式中，该电路，还包括：第三电阻及第六电阻；

第三电阻连接于第二开关接口的输出端与信号输出端之间；

第六电阻连接于第三开关接口的输出端与第二开关接口的控制端之间。

在一种实施方式中，该电路，还包括：第四电阻及第五电阻；

第四电阻连接于第一开关接口的输出端与信号输出端之间；

第五电阻连接于第三开关接口的输出端与第一开关接口的控制端之间。

在一种实施方式中，该电路，还包括：第七电阻；

第七电阻连接于第三开关接口的输出端与第二电源端之间。

在一种实施方式中，第一开关器件为P型MOS管，第二开关器件和第三开关器件均为N型MOS管。

在一种实施方式中，第一测试模式为1/z模式，第二测试模式为0/z模式，第三测试模式为1/0模式。

在一种实施方式中，在第一开关接口和/或第二开关接口和/或第四开关接口与信号输出端之间设置有开关组件。

第二方面，本申请实施例提供了一种PCB板，包括：上述各方面任一种实施方式中的芯片测试电路。

上述技术方案中的优点或有益效果至少包括：在第三开关接口接入第三开关器件时，根据信号输入端的输入信号控制第三开关器件的开关状态，再根据第三开关电路的开关状态，确定第一开关接口接入的第一开关器件和/或第二开关接口接入的第二开关器件的开关状态，从而得到不同的输出信号，进而根据不同的输出信号为芯片提供不同的测试模式。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本申请进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本申请公开的一些实施方式，而不应将其视为是对本申请范围的限制。

图1为根据本申请一实施例的芯片测试电路的结构示意图；

图2为根据本申请另一实施例的芯片测试电路的结构示意图；

图3为根据本申请另一实施例的芯片测试电路的结构示意图；

图4为根据本申请另一实施例的芯片测试电路的连接示意图；

图5为根据本申请另一实施例的芯片测试电路的连接示意图；

图6为根据本申请一实施例的当所述第二开关接口接入第二开关器件，所述第三开关接口接入第三开关器件时信号输入输出的真值表；

图7为根据本申请一实施例的当所述第一开关接口接入第一开关器件，所述第三开关接口接入第三开关器件时信号输入输出的真值表；

图8为根据本申请一实施例的芯片测试电路的具体结构示意图；

图9为根据本申请一实施例的芯片测试电路中提供第一测试模式的电路示意图；

图10为根据本申请一实施例的芯片测试电路中提供第二测试模式的电路示意图。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本申请的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

图1示出根据本申请一实施例的芯片测试电路的结构图。如图1所示，该芯片测试电路可以包括：

信号输入端、信号输出端、第一开关接口、第二开关接口和第三开关接口；其中，

信号输入端连接第三开关接口的控制端，第三开关接口通过第一开关接口和/或第二开关接口连接至信号输出端；

当第一开关接口接入第一开关器件，第三开关接口接入第三开关器件时，芯片测试电路可在第一测试模式下工作；

当第二开关接口接入第二开关器件，第三开关接口接入第三开关器件时，芯片测试电路可在第二测试模式下工作。

示例性地，上述开关接口可以设置多个端口，根据需要接入的开关器件设定。开关器件可以是二极管、MOS管，还可以是三极管，在此不做限定。可选地，第一开关器件可以为P型MOS管，第二开关器件和第三开关器件均可以为N型MOS管。信号输入端的输入信号可以输入电平信号，如高电平、低电平，还可以为其他信号。

示例性地，第一测试模式可以为1/z模式，第二测试模式可以为0/z模式。其中，1/z模式为输入信号为0，输出信号为高阻状态；输入信号为1，输出信号为1。0/z模式为输入信号为0，输出信号为0；输入信号为1，输出信号为高阻状态。

在本申请的技术方案中，在第三开关接口接入第三开关器件时，根据信号输入端的输入信号控制第三开关器件的开关状态，再根据第三开关电路的开关状态，确定第一开关接口接入的第一开关器件和/或第二开关接口接入的第二开关器件的开关状态，从而得到不同的输出信号，进而根据不同的输出信号为芯片提供不同的测试模式。

图2示出根据本申请另一实施例的芯片测试电路的结构图。如图2所示，该芯片测试电路可以包括：

信号输入端、信号输出端、第一开关接口、第二开关接口、第三开关接口和第四开关接口；

信号输入端连接第三开关接口的控制端，第三开关接口通过第一开关接口和/或第二开关接口连接至信号输出端；

当第一开关接口接入第一开关器件，第三开关接口接入第三开关器件时，芯片测试电路可在第一测试模式下工作；

当第二开关接口接入第二开关器件，第三开关接口接入第三开关器件时，芯片测试电路可在第二测试模式下工作；

信号输入端与第四开关接口的输入端连接，信号输出端与第四开关接口的输出端连接，当第四开关接口接入第四开关器件时，芯片测试电路可在第三测试模式下工作。

可选地，第一测试模式为1/z模式，第二测试模式为0/z模式，第三测试模式为1/0模式。其中，1/0模式为输入信号为1时，输出信号为1；输入信号为0时，输出信号为0。

示例性地，可以通过选择性地在第一开关接口接入第一开关器件或在第二开关接口接入第二开关器件，或在第四开关接口接入第四开关器件，以使芯片测试电路工作在不同的测试模式下。

在一种实施方式中，如图3所示，在第一开关接口和/或第二开关接口和/或第四开关接口与信号输出端之间设置有开关组件。

示例性地，信号输入端连接第三开关接口的控制端，第三开关接口通过第一开关接口和/或第二开关接口连接至信号输出端；信号输入端与第四开关接口的输入端连接，信号输出端与第四开关接口的输出端连接。开关组件的选通端与第一开第一开关接口或第二开关接口或第三开关接口连接，开关组件的输出端与信号输出端连接。

可选地，开关组件可以包括多路选通器、单刀多掷开关、多刀多掷开关等，在此不作限定。

具体地，由于采用了开关组件可以实现第一开关接口、第二开关接口和第四开关接口的选择性接入，从而为芯片提供不同测试模式。

在一种实施方式中，如图4所示，第三开关接口的输出端连接第一开关接口的控制端和/或第二开关接口的控制端；第一开关接口的输出端和第二开关接口的输出端连接信号输出端。

示例性地，第一开关接口可接入第一开关器件，第一开关器件可以为P型MOS管，第一开关器件的栅极(G)连接第一开关接口的控制端，第一开关器件的漏极(D)连接第一开关接口的输出端，第一开关器件的源极(S)连接第一开关接口的输入端；

第二开关接口可接入第二开关器件，第二开关器件可以为N型MOS管，第二开关器件的栅极(G)连接第二开关接口的控制端，第二开关器件的漏极(D)连接第二开关接口的输出端，第二开关器件的源极(S)连接第二开关接口的输入端；

第三开关接口可接入第三开关器件，第三开关器件可以为N型MOS管，第三开关器件的栅极(G)连接第三开关接口的控制端，第三开关器件的漏极(D)连接第三开关接口的输出端，第三开关器件的源极(S)连接第三开关接口的输入端。

示例性地，若需要为芯片提供第一测试模式，则第三开关接口的输出端连接第一开关接口的控制端，第一开关接口的输出端连接信号输出端，并将第一开关接口接入第一开关器件，第三开关接口接入第三开关器件。

可选地，若需要为芯片提供第二测试模式，则第三开关接口的输出端连接第二开关接口的控制端，第二开关接口的输出端连接信号输出端，并将第二开关接口接入第二开关器件，第三开关接口接入第三开关器件。

可选地，第三开关接口的输出端连接第一开关接口的控制端，第三开关接口的输出端还连接第二开关接口的控制端，信号输出端连接第一开关接口的输出端，信号输出端还连接第二开关接口的输出端。使得芯片测试电路可以根据用户的需要选择将开关器件接入不同的开关接口，从而得到不同的输出信号。

在一种实施方式中，如图4所示，第三开关接口的输出端还连接至第二电源端，第二开关接口的输出端和/或第一开关接口的输入端还连接至第一电源端。

示例性地，第一电源端和第二电源端可以是外接电源，还可以是设置在芯片测试电路上的内置电源。通过设置电源实现信号上拉。

在一种实施方式中，如图5所示，该电路，还包括：第一电阻及第二电阻；

第一电阻连接于第一电源端与第二开关接口的输出端和/或第一开关接口的输入端之间；

第二开关接口的输入端和/或第一开关接口的输出端通过第二电阻接地。

示例性地，第一开关接口的控制端连接第三开关接口的输出端，第一开关接口的输入端通过第一电阻连接第一电源端，第一开关接口的输出端通过第二电阻接地。

第二开关接口的控制端连接第三开关接口的输出端，第二开关接口的输入端通过第二电阻接地，第二开关接口的输出端通过第一电阻连接第一电源端。

信号输出端连接在第二电阻与第一开关接口的输出端之间，信号输出端连接还连接在第一电阻与第二开关接口的输出端之间。通过设置第一电阻实现信号的上拉，通过设置第二电阻的实现信号的下拉，从而保证电路的稳定性。

在一种实施方式中，当第一开关接口接入第一开关器件，第三开关接口接入第三开关器件时，第一电阻为0欧姆电阻，第二电阻的阻值为第一预设数值。

在本实施例中，可以将第一电阻和第二电阻设置为可变电阻。这样，在第一开关接口接入第一开关器件的情况下，由于输入信号为低电平时，信号输出端为高阻状态，所以需要将第二电阻设置为第一预设数值，从而将信号下拉到地，进而通过设置第二电阻的阻值，灵活输出不同的输出信号，同时可以实现电平的转换。其中，第一预设数值可以根据实际需要进行设置，例如，第一预设数值可以设置为4.7k。

在一种实施方式中，当第二开关接口接入第二开关器件，第三开关接口接入第三开关器件时，第一电阻的阻值为第二预设数值，第二电阻为0欧姆电阻。

在本实施例中，可以将第一电阻和第二电阻设置为可变电阻。这样，在第二开关接口接入第二开关器件的情况下，由于输入信号为高电平时，信号输出端为高阻状态，所以需要将第一电阻设置为第二预设数值，从而将信号上拉到第一电源端，进而通过设置第一电阻的阻值，灵活输出不同的输出信号，同时可以实现电平的转换。其中，第二预设数值可以根据实际需要进行设置，例如，第二预设数值可以设置为4.7k。

在一种实施方式中，该电路，还包括：第三电阻及第六电阻；

第三电阻连接于第二开关接口的输出端与信号输出端之间；第六电阻连接于第三开关接口的输出端与第二开关接口的控制端之间。

示例性地，第二开关接口的控制端通过第六电阻连接于第三开关接口的输出端与第二电源端之间，第二开关接口的输入端通过第二电阻接地，第二开关接口的输出端通过第三电阻连接信号输出端，第二开关接口的输出端还通过第一电阻连接第一电源端。

可选地，如图6所示，第二开关接口接入第二开关器件，第三开关接口接入第三开关器件，输入信号可以为电平信号。在输入信号为低电平(即0)的情况下，第三开关器件处于关闭状态，第二开关器件的控制端连接第二电源端，第二开关器件打开。由于第二开关器件与第二电阻连接且第二电阻接地，信号被第二电阻下拉到地，所以输出信号为低电平(即0)。

在输入信号为高电平(即1)的情况下，第三开关器件处于打开状态，第二开关器件的控制端连接第三开关器件，第二开关器件关闭，所以信号输出端处于高阻状态。此时，信号可以通过第一电阻上拉到第一电源端上。可以通过设置第一电阻的阻值，确定根据不同的输出信号，从而为芯片提供不同的测试模式。

在一种实施方式中，当第二开关接口接入第二开关器件，第三开关接口接入第三开关器件时，第三电阻及第六电阻为0欧姆电阻。

在本实施例中，在芯片需要第二测试模式时，第二开关接口接入第二开关器件，并且第三电阻及第六电阻均设置为0欧姆电阻，从而便于电路调试，且可以满足芯片测试电路兼容不同测试模式的设计。

在一种实施方式中，该电路，还包括：第四电阻及第五电阻；

第四电阻连接于第一开关接口的输出端与信号输出端之间；第五电阻连接于第三开关接口的输出端与第一开关接口的控制端之间。

示例性地，第一开关接口的控制端通过第五电阻连接于第三开关接口的输出端与第二电源端之间，第一开关接口的输入端通过第一电阻连接第一电源端，第一开关接口的输出端通过第四电阻连接信号输出端，第一开关接口的输出端还通过第二电阻接地。

示例性地，如图7所示，第一开关接口接入第一开关器件，第三开关接口接入第三开关器件，输入信号可以为电平信号，在输入信号为低电平(即0)的情况下，第三开关器件处于关闭状态，第一开关器件的控制端连接第二电源端，第一开关器件关闭，所以信号输出端处于高阻状态。由于信号输出端连接于第一开关器件的输出端与第二电阻之间，信号可以通过第二电阻下拉到地上。可以通过设置第二电阻的阻值，确定根据不同的输出信号，从而为芯片提供不同的测试模式。

在输入信号为高电平(即1)的情况下，第三开关器件处于打开状态，第一开关器件的控制端连接第三开关电路，所以第一开关器件的控制端接地，第一开关器件打开，通过第一开关器件的内阻和第一电阻上拉到第一电源端，所以输出信号为高电平信号。

在一种实施方式中，当第一开关接口接入第一开关器件，第三开关接口接入第三开关器件时，第四电阻及第五电阻均为0欧姆电阻。

在本实施例中，在芯片需要第一测试模式时，第一开关接口接入第一开关器件，并且第四电阻及第五电阻均设置为0欧姆电阻，从而便于电路调试，且可以满足芯片测试电路兼容不同测试模式的设计。

在一种实施方式中，该电路，还包括：第七电阻；

第七电阻连接于第三开关接口的输出端与第二电源端之间。

在本实施例中，第三开关接口接入的第三开关器件为N型MOS管，由于N型MOS管是电压驱动原件，当栅极电压高于源极电压时N型MOS管会导通有电流流过漏极到源极，因此，接第七电阻是为了给N型MOS管建立一个导通条件。需要说明的是，第七电阻的阻值可以根据需要进行设置，例如，第七电阻的阻值为1K至10K之间。

为了能够更加详尽地了解本公开实施例的特点与技术内容，以下提供一个具体的应用示例进行说明。可以理解，以下应用示例仅作为参考，并不限定具体的实施过程。

在一应用示例中，如图8所示，电路板上设置第一开关接口Q1、第二开关接口Q2、第三开关接口Q3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第一电源端VDDA和第二电源端VDDB。

可以根据需要将第一开关接口接入第一开关器件，第二开关接口接入第二开关器件，第三开关接口接入第三开关器件。其中，第一开关器件为P型MOS管，第二开关器件和第三开关器件均为N型MOS管。

如图9所示，当芯片需要第一测试模式时，第一开关接口Q1接入第一开关器件且第三开关接口Q3接入第三开关器件，第二开关接口Q2不接入元器件、第三电阻R3和第六电阻R6可以不连接，如空焊。第二电阻R2和第七电阻R7选择相应阻值的电阻，第一电阻R1、第四电阻R4和第五电阻R5为0欧姆电阻。其中，第一测试模式为1/z模式。

在signal in输入为0的情况下，第三开关器件的Vgs＝0，Q3处于截止状态。第一开关器件的Vgs＝VDDB，由于第一开关器件为P型MOS管，所以第一开关器件为截止状态，signal out输出为高阻状态，信号输出可以通过R2下拉到地上。对于R2的阻值选择，则需要根据不同的信号选择不同的阻值。

在signal in输入为1的情况下，第三开关器件的Vgs为高电平，第三开关器件打开。此时Q1的Vgs＝0，由于第一开关器件为P型MOS管，所以第一开关器件打开。Signal out通过第一开关器件的Rds内阻(漏极和源极之间的电阻值)和R1上拉到VDDA，所以signal in输入为1时，signal out输出也为1。

示例性地，1/z模式下，以IIC信号为例：VDDB和VDDA可以为3.3V，R7的作用是让PMOS管Q1处于截止状态，考虑到PMOS的频率，R7的取值1K至10K之间均可，R2取值4.7K。

如图10所示，当芯片需要第二测试模式时，第二开关接口Q2接入第二开关器件且第三开关接口Q3接入第三开关器件，第一开关接口Q1不接入元器件，第四电阻R4和第五电阻R5也可以不进行连接，如空焊。第一电阻R1和第七电阻R7选择相应阻值的电阻，第二电阻R2、第三电阻R3和第六电阻R6为0欧姆电阻。其中，第二测试模式为0/z模式。

在信号输入端signal in输入为0(即低电平)的情况下，第三开关器件的Vgs(栅极相对于源极的电压)＝0，所以第三开关器件处于截止状态。此时第二开关器件的控制端的Vgs＝VDDB(即第二电源端)，第二开关器件打开，信号输出端signal out通过R3和R2(均为0欧姆电阻)直接下拉到地上，所以signal in输入为0时，signal out输出也为0。

当signal in输入为1(即高电平)时，第三开关器件的Vgs为高电平，所以第三开关器件打开。此时第二开关器件的Vgs＝0，第二开关器件处于截止状态。Signal out输出处于高阻状态，信号可以通过R1上拉到第一电源端VDDA上。对于R1的阻值选择，则需要根据不同的信号选择不同的阻值。R1阻值越大，功耗越小，但是上升沿就越平缓，速度越低；R1阻值越小，上升沿就越陡，速度越快，但是相应的功耗就会越大。

示例性地，0/z模式下，以IIC信号为例：VDDB和VDDA可以为3.3V，R7的作用是打开NMOS管Q2，考虑到NMOS的频率，R7的取值1K至10K之间均可，R1取值4.7K。

需要说明的是，尽管以第一开关电路为P型MOS管，第二开关电路、第三开关电路均为N型MOS管，作为示例介绍了芯片测试电路如上，但本领域技术人员能够理解，本申请应不限于此。

本申请实施例还提供了一种PCB板，包括：上述各方面任一种实施方式中的芯片测试电路。

这样，根据本申请上述实施例通过包括芯片测试电路的PCB板可以为芯片提供不同的测试模式，进而可以提高芯片测试的效率。

在本说明书的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

上文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种芯片测试电路，其特征在于，包括：信号输入端、信号输出端、第一开关接口、第二开关接口和第三开关接口；其中，

所述信号输入端连接所述第三开关接口的控制端，所述第三开关接口通过所述第一开关接口和/或所述第二开关接口连接至所述信号输出端；

当所述第一开关接口接入第一开关器件，所述第三开关接口接入第三开关器件时，所述芯片测试电路可在第一测试模式下工作；

当所述第二开关接口接入第二开关器件，所述第三开关接口接入第三开关器件时，所述芯片测试电路可在第二测试模式下工作。

2.根据权利要求1所述的芯片测试电路，其特征在于，还包括：第四开关接口；

所述信号输入端与所述第四开关接口的输入端连接，所述信号输出端与所述第四开关接口的输出端连接，当所述第四开关接口接入第四开关器件时，所述芯片测试电路可在第三测试模式下工作。

3.根据权利要求1所述的芯片测试电路，其特征在于，所述第三开关接口的输出端连接所述第一开关接口的控制端和/或所述第二开关接口的控制端；所述第一开关接口的输出端和所述第二开关接口的输出端连接所述信号输出端。

4.根据权利要求3所述的芯片测试电路，其特征在于，所述第三开关接口的输出端还连接至第二电源端，所述第二开关接口的输出端和/或所述第一开关接口的输入端还连接至第一电源端。

5.根据权利要求4所述的芯片测试电路，其特征在于，还包括：第一电阻及第二电阻；

所述第一电阻连接于所述第一电源端与所述第二开关接口的输出端和/或所述第一开关接口的输入端之间；

所述第二开关接口的输入端和/或所述第一开关接口的输出端通过所述第二电阻接地。

6.根据权利要求5所述的芯片测试电路，其特征在于，当所述第一开关接口接入第一开关器件，所述第三开关接口接入第三开关器件时，所述第一电阻为0欧姆电阻，所述第二电阻的阻值为第一预设数值。

7.根据权利要求5所述的芯片测试电路，其特征在于，当所述第二开关接口接入第二开关器件，所述第三开关接口接入第三开关器件时，所述第一电阻的阻值为第二预设数值，所述第二电阻为0欧姆电阻。

8.根据权利要求3所述的芯片测试电路，其特征在于，还包括：第三电阻及第六电阻；

所述第三电阻连接于所述第二开关接口的输出端与所述信号输出端之间；

所述第六电阻连接于所述第三开关接口的输出端与所述第二开关接口的控制端之间。

9.根据权利要求3所述的芯片测试电路，其特征在于，还包括：第四电阻及第五电阻；

所述第四电阻连接于所述第一开关接口的输出端与所述信号输出端之间；

所述第五电阻连接于所述第三开关接口的输出端与所述第一开关接口的控制端之间。

10.根据权利要求4所述的芯片测试电路，其特征在于，还包括：第七电阻；

所述第七电阻连接于所述第三开关接口的输出端与所述第二电源端之间。

11.根据权利要求1-10中任一项所述的芯片测试电路，其特征在于，所述第一开关器件为P型MOS管，所述第二开关器件和第三开关器件均为N型MOS管。

12.根据权利要求1-10中任一项所述的芯片测试电路，其特征在于，所述第一测试模式为1/z模式，所述第二测试模式为0/z模式，第三测试模式为1/0模式。

13.根据权利要求1-10中任一项所述的芯片测试电路，其特征在于，在所述第一开关接口和/或所述第二开关接口和/或第四开关接口与所述信号输出端之间设置有开关组件。

14.一种PCB板，其特征在于，包括：如权利要求1-13中任一项所述的芯片测试电路。

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