CN218335985U - 低失调电压预放大锁存比较器及σ-δadc - Google Patents
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Abstract
本实用新型属于集成电路领域，公开了一种低失调电压预放大锁存比较器及Σ‑ΔADC，比较器包括前置预放大器以及与前置预放大电路的输出连接的锁存器；前置预放大器用于对输入的差分信号进行放大，得到放大的差分信号并发送至锁存器；锁存器用于对放大的差分信号进行比较，得到比较结果并输出。Σ‑ΔADC包括量化器，量化器的比较器为上述的低失调电压预放大锁存比较器。通过互相连接的前置预放大器和锁存器实现，基于前置放大器放大输入的差分信号，并隔离数字输出对输入信号的影响，还能够有效降低输入失调电压，继而基于锁存器快速比较锁存的特性，快速得到比较结果，提升处理效率。同时，锁存器几乎没有静态功耗，充分降低了器件功耗。
Description
技术领域
本实用新型属于集成电路领域，涉及一种低失调电压预放大锁存比较器及Σ -ΔADC。
背景技术
随着集成电路技术与数字信号处理技术的快速发展，对模数转换器(Analog toDigital Converter,ADC)的精度、速度以及功耗要求不断地提高。比较器作为量化器的组成部分，用于将模拟信号转换为数字信号，广泛地应用于ADC中。
目前，在高精度Σ-ΔADC中经常使用多位量化技术，多位量化意味着量化器中有多个并行工作的比较器。但是，现有静态结构的比较器的静态功耗较大，且速度较慢，已经不适合应用于高精度Σ-ΔADC。
实用新型内容
本实用新型的目的在于克服上述现有技术的缺点，提供一种低失调电压预放大锁存比较器及Σ-ΔADC。
为达到上述目的，本实用新型采用以下技术方案予以实现：
本实用新型一方面，一种低失调电压预放大锁存比较器，包括前置预放大器以及与前置预放大电路的输出连接的锁存器；
前置预放大器用于对输入的差分信号进行放大，得到放大的差分信号并发送至锁存器；锁存器用于对放大的差分信号进行比较，得到比较结果并输出。
可选的，所述前置预放大电路包括差分输入电路、有源负载电路以及尾电流源电路；
差分输入电路第一端用于输入差分信号，第二端与有源负载电路第一端以及尾电流源电路第一端均连接，有源负载电路第二端与锁存器连接，尾电流源电路第二端用于输入偏置电压。
可选的，所述差分输入电路包括第一NMOS晶体管MN1以及第二NMOS 晶体管MN2；
第一NMOS晶体管MN1的栅极上设置第一差分输入端，第一差分输入端用于输入差分信号中的第一信号；第二NMOS晶体管MN2的栅极上设置第二差分输入端，第二差分输入端用于输入差分信号中的第二信号；第一NMOS晶体管 MN1的源极以及第二NMOS晶体管MN2的源极均与尾电流源电路连接；第一 NMOS晶体管MN1的漏极以及第二NMOS晶体管MN2的漏极均与有源负载电路连接。
可选的，所述有源负载电路包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3和第四PMOS晶体管MP4；
第一PMOS晶体管MP1的漏极与第一PMOS晶体管MP1的栅极和第一N 型MOS管MN1的漏极均连接，栅极与第二PMOS晶体管MP2的栅极连接；
第二PMOS晶体管MP2的漏极与锁存器连接；
第三PMOS晶体管MP3的漏极与第三PMOS晶体管MP3的栅极和第二N 型MOS管MN2的漏极均连接，栅极与第四PMOS晶体管MP4的栅极相连；
第四PMOS晶体管MP4的漏极与锁存器连接。
可选的，所述第一PMOS晶体管MP1的源极、第二PMOS晶体管MP2的源极、第三PMOS晶体管MP3的源极以及第四PMOS晶体管MP4的源极均接地。
可选的，所述尾电流源电路包括第三NMOS晶体管MN3；第三NMOS晶体管MN3的源极上设置偏置电压输入端Vbias，第三NMOS晶体管MN3的漏极与第一NMOS晶体管MN1的源极以及第二NMOS晶体管MN2的源极均连接。
可选的，所述第三PMOS晶体管MP3的源极接地。
可选的，所述锁存器包括第五PMOS晶体管MP5、第六PMOS晶体管MP6、第四NMOS晶体管MN4、第五NMOS晶体管MN5、第一开关S1、第二开关S2、第三开关S3、第四开关S4以及第五开关S5；
第五PMOS晶体管MP5的栅极与第六PMOS晶体管MP6的漏极连接，漏极上设置第一输出信号端口；第六PMOS晶体管MP6的栅极与第五PMOS晶体管MP5的漏极连接，漏极上设置第二输出信号端口；
第四NMOS晶体管MN4的栅极与第五NMOS晶体管MN5的漏极连接，漏极与第四PMOS晶体管MP4的漏极连接；第五NMOS晶体管MN5的栅极与第四NMOS晶体管MN4的漏极连接，漏极与第二PMOS晶体管MP2的漏极连接；
第一开关S1的两端分别与第五PMOS晶体管MP5的源极以及第五PMOS 晶体管MP5的漏极连接；第二开关S2的两端分别与第六PMOS晶体管MP6的源极以及第六PMOS晶体管MP6的漏极连接；第三开关S3的两端分别与第五 PMOS晶体管MP5的漏极以及第四NMOS晶体管MN4的漏极连接；第四开关 S4的两端分别与第六PMOS晶体管MP6的漏极以及第五NMOS晶体管MN5的漏极连接；第五开关S5的两端分别与第四NMOS晶体管MN4的漏极以及第五 NMOS晶体管MN5的漏极连接。
可选的，所述第五PMOS晶体管MP5的源极、第六PMOS晶体管MP6的源极、第四NMOS晶体管MN4的源极以及第五NMOS晶体管MN5的源极均接地。
本实用新型第二方面，一种Σ-ΔADC，包括量化器，所述量化器的比较器为上述的低失调电压预放大锁存比较器。
与现有技术相比，本实用新型具有以下有益效果：
本实用新型低失调电压预放大锁存比较器，通过互相连接的前置预放大器和锁存器实现，基于前置放大器放大输入的差分信号，并隔离数字输出对输入信号的影响，还能够有效降低输入失调电压，继而基于锁存器快速比较锁存的特性，快速得到比较结果，提升处理效率。同时，锁存器几乎没有静态功耗，充分降低了器件功耗。
附图说明
图1为本实用新型的低失调电压预放大锁存比较器拓扑图。
具体实施方式
为了使本技术领域的人员更好地理解本实用新型方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分的实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本实用新型保护的范围。
需要说明的是，本实用新型的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本实用新型的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
下面结合附图对本实用新型做进一步详细描述：
参见图1，本实用新型提供一种低失调电压预放大锁存比较器，包括前置预放大器以及与前置预放大电路的输出连接的锁存器；前置预放大器用于对输入的差分信号进行放大，得到放大的差分信号并发送至锁存器；锁存器用于对放大的差分信号进行比较，得到比较结果并输出。
在一种可能的实施方式中，所述前置预放大电路包括差分输入电路、有源负载电路以及尾电流源电路；差分输入电路第一端用于输入差分信号，第二端与有源负载电路第一端以及尾电流源电路第一端均连接，有源负载电路第二端与锁存器连接，尾电流源电路第二端用于输入偏置电压。
在一种可能的实施方式中，所述差分输入电路包括第一NMOS晶体管MN1 以及第二NMOS晶体管MN2；第一NMOS晶体管MN1的栅极上设置第一差分输入端，第一差分输入端用于输入差分信号中的第一信号；第二NMOS晶体管 MN2的栅极上设置第二差分输入端，第二差分输入端用于输入差分信号中的第二信号；第一NMOS晶体管MN1的源极以及第二NMOS晶体管MN2的源极均与尾电流源电路连接；第一NMOS晶体管MN1的漏极以及第二NMOS晶体管 MN2的漏极均与有源负载电路连接。
所述有源负载电路包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3和第四PMOS晶体管MP4；第一PMOS晶体管MP1的漏极与第一PMOS晶体管MP1的栅极和第一N型MOS管MN1的漏极均连接，栅极与第二PMOS晶体管MP2的栅极连接；第二PMOS晶体管MP2的漏极与锁存器连接；第三PMOS晶体管MP3的漏极与第三PMOS晶体管MP3的栅极和第二N型MOS管MN2的漏极均连接，栅极与第四PMOS晶体管MP4的栅极相连；第四PMOS晶体管MP4的漏极与锁存器连接。
所述尾电流源电路包括第三NMOS晶体管MN3；第三NMOS晶体管MN3 的源极上设置偏置电压输入端Vbias，第三NMOS晶体管MN3的漏极与第一 NMOS晶体管MN1的源极以及第二NMOS晶体管MN2的源极均连接。
所述锁存器包括第五PMOS晶体管MP5、第六PMOS晶体管MP6、第四 NMOS晶体管MN4、第五NMOS晶体管MN5、第一开关S1、第二开关S2、第三开关S3、第四开关S4以及第五开关S5；第五PMOS晶体管MP5的栅极与第六PMOS晶体管MP6的漏极连接，漏极上设置第一输出信号端口；第六PMOS 晶体管MP6的栅极与第五PMOS晶体管MP5的漏极连接，漏极上设置第二输出信号端口；第四NMOS晶体管MN4的栅极与第五NMOS晶体管MN5的漏极连接，漏极与第四PMOS晶体管MP4的漏极连接；第五NMOS晶体管MN5的栅极与第四NMOS晶体管MN4的漏极连接，漏极与第二PMOS晶体管MP2的漏极连接；第一开关S1的两端分别与第五PMOS晶体管MP5的源极以及第五 PMOS晶体管MP5的漏极连接；第二开关S2的两端分别与第六PMOS晶体管 MP6的源极以及第六PMOS晶体管MP6的漏极连接；第三开关S3的两端分别与第五PMOS晶体管MP5的漏极以及第四NMOS晶体管MN4的漏极连接；第四开关S4的两端分别与第六PMOS晶体管MP6的漏极以及第五NMOS晶体管 MN5的漏极连接；第五开关S5的两端分别与第四NMOS晶体管MN4的漏极以及第五NMOS晶体管MN5的漏极连接。
具体的，本实用新型低失调电压预放大锁存比较器在使用时，第一PMOS晶体管MP1的源极、第二PMOS晶体管MP2的源极、第三PMOS晶体管MP3的源极以及第四PMOS晶体管MP4的源极均接地，第三PMOS晶体管MP3的源极接地，第五PMOS晶体管MP5的源极、第六PMOS晶体管MP6的源极、第四 NMOS晶体管MN4的源极以及第五NMOS晶体管MN5的源极均接地。
放大后的差分信号从第二PMOS晶体管MP2的漏极和第四PMOS晶体管 MP4的漏极流出，进而输入至锁存器。
锁存器中，第一开关S1、第二开关S2以及第五开关S5作为复位开关，在锁存器的时钟信号CLK为高时关断，CLK为低时开启；第三开关S3和第四开关 S4在时钟信号CLK为高时开启，时钟信号CLK为低时关闭。其中，时钟信号 CLK为低时，锁存器处于复位状态，而比较器的第一差分输入端和第二差分输入端被稳定在相同的电压，时钟信号CLK为高时，将前置放大器放大的差分输入信号进行比较并输出比较结果，例如，当第一差分输入端输入的第一信号大于第二差分输入端输入的第二信号时，第一输出信号端口输出高电平，否则，第二输出信号端口输出低电平。
本实用新型再一实施例中，提供一种Σ-ΔADC，包括量化器，所述量化器的比较器采用上述的低失调电压预放大锁存比较器。
具体的，可以将现有Σ-ΔADC中量化器的比较器采用上述的低失调电压预放大锁存比较器进行替换，即可得到本实施例中的Σ-ΔADC。
其中，比较器作为量化器的组成部分，用于将模拟信号转换为数字信号广泛地应用于ADC中。ADC是把经过与标准量(或参考量)比较处理后的模拟量转换成以二进制数值表示的离散信号的转换器，Σ-ΔADC是一种目前使用最为普遍的高精度ADC结构，在精度达到20位以上的场合，Sigma-Delta几乎是必选的结构。通过采用过采样、噪声整形以及数字滤波技术，降低对模拟电路的设计要求，实现了其他类型的ADC无法达到的高精度和低功耗。
以上内容仅为说明本实用新型的技术思想，不能以此限定本实用新型的保护范围，凡是按照本实用新型提出的技术思想，在技术方案基础上所做的任何改动，均落入本实用新型权利要求书的保护范围之内。
Claims (7)
1.一种低失调电压预放大锁存比较器，其特征在于，包括前置预放大器以及与前置预放大电路的输出连接的锁存器；
前置预放大器用于对输入的差分信号进行放大，得到放大的差分信号并发送至锁存器；锁存器用于对放大的差分信号进行比较，得到比较结果并输出；
所述前置预放大电路包括差分输入电路、有源负载电路以及尾电流源电路；
差分输入电路第一端用于输入差分信号，第二端与有源负载电路第一端以及尾电流源电路第一端均连接，有源负载电路第二端与锁存器连接，尾电流源电路第二端用于输入偏置电压；
所述差分输入电路包括第一NMOS晶体管MN1以及第二NMOS晶体管MN2；
第一NMOS晶体管MN1的栅极上设置第一差分输入端，第一差分输入端用于输入差分信号中的第一信号；第二NMOS晶体管MN2的栅极上设置第二差分输入端，第二差分输入端用于输入差分信号中的第二信号；第一NMOS晶体管MN1的源极以及第二NMOS晶体管MN2的源极均与尾电流源电路连接；第一NMOS晶体管MN1的漏极以及第二NMOS晶体管MN2的漏极均与有源负载电路连接；
所述有源负载电路包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3和第四PMOS晶体管MP4；
第一PMOS晶体管MP1的漏极与第一PMOS晶体管MP1的栅极和第一N型MOS管MN1的漏极均连接，栅极与第二PMOS晶体管MP2的栅极连接；
第二PMOS晶体管MP2的漏极与锁存器连接；
第三PMOS晶体管MP3的漏极与第三PMOS晶体管MP3的栅极和第二N 型MOS管MN2的漏极均连接，栅极与第四PMOS晶体管MP4的栅极相连；
第四PMOS晶体管MP4的漏极与锁存器连接。
2.根据权利要求1所述的低失调电压预放大锁存比较器，其特征在于，所述第一PMOS晶体管MP1的源极、第二PMOS晶体管MP2的源极、第三PMOS晶体管MP3的源极以及第四PMOS晶体管MP4的源极均接地。
3.根据权利要求1所述的低失调电压预放大锁存比较器，其特征在于，所述尾电流源电路包括第三NMOS晶体管MN3；第三NMOS晶体管MN3的源极上设置偏置电压输入端Vbias，第三NMOS晶体管MN3的漏极与第一NMOS晶体管MN1的源极以及第二NMOS晶体管MN2的源极均连接。
4.根据权利要求3所述的低失调电压预放大锁存比较器，其特征在于，所述第三PMOS晶体管MP3的源极接地。
5.根据权利要求3所述的低失调电压预放大锁存比较器，其特征在于，所述锁存器包括第五PMOS晶体管MP5、第六PMOS晶体管MP6、第四NMOS晶体管MN4、第五NMOS晶体管MN5、第一开关S1、第二开关S2、第三开关S3、第四开关S4以及第五开关S5；
第五PMOS晶体管MP5的栅极与第六PMOS晶体管MP6的漏极连接，漏极上设置第一输出信号端口；第六PMOS晶体管MP6的栅极与第五PMOS晶体管MP5的漏极连接，漏极上设置第二输出信号端口；
第四NMOS晶体管MN4的栅极与第五NMOS晶体管MN5的漏极连接，漏极与第四PMOS晶体管MP4的漏极连接；第五NMOS晶体管MN5的栅极与第四NMOS晶体管MN4的漏极连接，漏极与第二PMOS晶体管MP2的漏极连接；
第一开关S1的两端分别与第五PMOS晶体管MP5的源极以及第五PMOS 晶体管MP5的漏极连接；第二开关S2的两端分别与第六PMOS晶体管MP6的源极以及第六PMOS晶体管MP6的漏极连接；第三开关S3的两端分别与第五PMOS晶体管MP5的漏极以及第四NMOS晶体管MN4的漏极连接；第四开关S4的两端分别与第六PMOS晶体管MP6的漏极以及第五NMOS晶体管MN5的漏极连接；第五开关S5的两端分别与第四NMOS晶体管MN4的漏极以及第五NMOS晶体管MN5的漏极连接。
6.根据权利要求5所述的低失调电压预放大锁存比较器，其特征在于，所述第五PMOS晶体管MP5的源极、第六PMOS晶体管MP6的源极、第四NMOS晶体管MN4的源极以及第五NMOS晶体管MN5的源极均接地。
7.一种Σ-ΔADC，包括量化器，其特征在于，所述量化器的比较器为权利要求1至6任一项所述的低失调电压预放大锁存比较器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202220900631.9U CN218335985U (zh) | 2022-04-18 | 2022-04-18 | 低失调电压预放大锁存比较器及σ-δadc |
Applications Claiming Priority (1)
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| CN202220900631.9U CN218335985U (zh) | 2022-04-18 | 2022-04-18 | 低失调电压预放大锁存比较器及σ-δadc |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN218335985U true CN218335985U (zh) | 2023-01-17 |
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ID=84831722
Family Applications (1)
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|---|---|---|---|
| CN202220900631.9U Active CN218335985U (zh) | 2022-04-18 | 2022-04-18 | 低失调电压预放大锁存比较器及σ-δadc |
Country Status (1)
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|---|---|
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2022
- 2022-04-18 CN CN202220900631.9U patent/CN218335985U/zh active Active
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