CN218182217U - 半导体器件 - Google Patents

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周文昇
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刘雅芸
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Abstract

一种半导体器件包括第一半导体阱。该半导体器件包括设置在第一半导体阱上方并沿第一横向方向延伸的通道结构。该半导体器件包括沿第二横向方向延伸并跨越通道结构的栅极结构。该半导体器件包括设置在通道结构的第一侧上的第一外延结构。半导体器件包括设置在通道结构的第二侧上的第二外延结构，第一侧和第二侧在第一横向方向上彼此相对。第一外延结构通过第一半导体阱中的第二半导体阱与第一半导体阱电耦合，且第二外延结构通过介电层与第一半导体阱电隔离。

Description

半导体器件
技术领域
本实用新型的实施例涉及半导体器件。
背景技术
由于各种电子组件(如晶体管、二极管、电阻器、电容器等)的整合密度不断提高，半导体行业经历了快速增长。在大多数情况下，整合密度的这种改进来自于最小特征尺寸(minimum feature size)的反复减小，这使得更多的组件可以整合到给定的区域中。
实用新型内容
本实用新型实施例提供一种半导体器件，包括第一半导体阱；通道结构，设置在所述第一半导体阱上方且沿第一横向方向延伸；栅极结构沿第二横向方向延伸且跨越所述通道结构；第一外延结构设置在所述通道结构的第一侧上；以及第二外延结构设置在所述通道结构的第二侧上，所述第一侧和所述第二侧在所述第一横向方向上彼此相对；其中所述第一外延结构通过所述第一半导体阱中的第二半导体阱与所述第一半导体阱电耦合，且所述第二外延结构通过介电层与所述第一半导体阱电隔离。
本实用新型实施例提供一种半导体器件，包括多个纳米结构设置在第一半导体阱上方并沿第一横向方向延伸；栅极结构沿第二横向方向延伸并环绕所述多个纳米结构中的每一个；第一外延结构沿所述第一横向方向耦合到所述多个纳米结构中的每一个的第一端；以及第二外延结构沿所述第一横向方向耦合到所述多个纳米结构中的每一个的第二端；其中所述第一外延结构的第一底表面与设置在所述第一半导体阱中的第二半导体阱直接接触，且所述第二外延结构的第二底表面通过介电层与所述第一半导体阱隔离。
附图说明
结合附图阅读以下详细说明，会最好地理解本实用新型的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1绘示根据一些实施例的环绕栅极(gate-all-around，GAA)场效晶体管(field-effect-transistor，FET)器件的透视图。
图2是根据一些实施例的用于制造半导体器件的方法的示例流程图。
图3、图4、图5、图6、图7、图8、图9、图10、图11、图12和图13绘示根据一些实施例的由图2的方法所进行的各种制造阶段的示例半导体器件的截面图。
图14绘示根据一些实施例的可由图2的方法制造的另一示例半导体器件。
图15绘示根据一些实施例的可由图2的方法中的至少一些操作制造的又一示例半导体器件。
图16绘示根据一些实施例的包括一个或多个图15的半导体器件的电路的示意图。
图17绘示根据一些实施例的包括一个或多个图15的半导体器件的另一个电路的示意图。
[符号的说明]
100、300：GAA FET器件
102：半导体衬底/半导体阱/衬底
104：纳米结构/半导体层
106：隔离区
108：栅极结构
110：源极/漏极结构
112、1304：层间介电
200：方法
202、204、206、208、210、212、214、216、218、220、222：操作
302：半导体衬底/衬底
302A：顶表面
402：半导体阱/p-阱/阱
501：鳍结构
510：第一半导体层/半导体层
520：第二半导体层/半导体层
602：隔离结构/STI
702：拟栅极结构
810、820：半导体层/纳米结构
902、1528：内间隙壁
1002、1102：半导体阱/n+-阱
1004、1522：介电层
1202、1204、1514、1516、1518、1520：外延结构
1302、1526：主动栅极结构
1400：二极管
1402：负端子
1404：正端子
1500：双极接面晶体管
1502：衬底
1504：半导体阱/阱/n-阱
1506、1508、1510：半导体阱/阱/p+-阱
1512：半导体阱/阱/n+-阱
1524：纳米结构
1601：数字模拟转换器
1600：电路/温度传感器
1602、1604：电流源
1606、1710、1712：放大器
1608：加法器电路
1700：电路
1702、1704、1706、1708：电阻器
1714、1716、1718、1720：晶体管
A-A、B-B：横截面
D1、D2：深度
具体实施方式
以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例以简化本实用新型。当然，这些仅是实例且并不意图为限制性的。举例来说，在以下描述中，第一特征在第二特征之上或第二特征上形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可以不直接接触的实施例。此外，本实用新型可在各种实例中重复附图标号和/或字母。此重复是出于简化和清晰的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
另外，为易于描述，可使用例如“在...之下”、“在……下方”、“下部的”、“在...上方”、“上部的”、“顶部的”、“底部的”等的空间相对性术语，以描述如图中所示出的一个组件或特征与另一组件或特征的关系。除图中所描绘的定向外，空间相对性术语意图涵盖器件在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对性描述词同样可相应地进行解释。
半导体工艺技术的持续创新正在实现更高的整合密度和器件尺寸。随着半导体行业向更小的技术节点发展，平面和非平面半导体场效晶体管(FET)器件结构应按比例缩小到更小的尺寸，以提供增加的每个占位面积的器件宽度。在这观点上，纳米结构(例如，纳米片(nanosheet)、纳米线或其他环绕栅极(GAA))FET器件被认为是持续的互补金属氧化物半导体(CMOS)缩放的可行选择。通常，纳米结构FET器件包括器件通道，该器件通道包括一个或多个呈堆叠配置的纳米片层。每个纳米片层通常具有实质上小于其宽度的垂直厚度。栅极结构以堆叠配置在每个纳米片层上方和下方形成，从而增加FET器件宽度(或通道宽度)，从而增加给定占位面积的驱动电流。
制造纳米结构FET器件的一个挑战是将纳米结构FET器件与下面的半导体衬底有效隔离的能力。例如，取决于FET结构，寄生晶体管通道可在半导体衬底中形成，从而导致不需要的电流泄漏和寄生电容。为了抑制寄生晶体管通道引起的漏电流，可以在寄生晶体管通道下方的半导体衬底进行重掺杂。然而，这种方法会导致源极/漏极结构和重掺杂半导体衬底之间的接面泄漏增加，以与门极和重掺杂半导体衬底之间的寄生电容增加。在这方面，一些人提出在源极/漏极结构和半导体衬底之间形成绝缘层，而不重掺杂半导体衬底。当纳米结构FET器件用于某些模拟应用(例如，静电电路、电熔丝(electrical fuse，eFuse)、射频电路、通用输入/输出电路、热传感器、带隙参考电路(bandgap reference circuit)等)时，通常希望具有p-n接面耦合到源极或漏极结构中的至少一个，例如，以释放等离子电荷。由于在源极结构和漏极结构中的每一个与衬底之间设置这样的绝缘层，纳米结构FET器件的应用可能会受到显著限制。因此，现有的纳米结构FET器件在许多方面都不能完全令人满意。
本实用新型的实施例在形成纳米结构场效晶体管(FET)器件的背景下进行讨论，特别是在形成环绕栅极(GAA)FET器件的背景下进行讨论。例如，如本文所公开的，GAA FET器件包括以不对称方式形成在通道结构(由一个或多个纳米结构形成)的相对侧上的漏极结构和源极结构。例如，GAA FET器件包括第一外延结构，配置为漏极结构(或端子)，其通过介电层与半导体衬底或半导体阱电隔离；以及第二外延结构，配置为源极结构(或端子)，其通过半导体阱与半导体衬底电耦合。在一些实施例中，第二外延结构下面的半导体阱和半导体衬底可以形成p-n接面电耦合到源极结构，而漏极结构与半导体衬底电隔离。以这种配置形成GAA FET器件可以提供各种优势。例如，由于大部分漏电流通常是在漏极结构上感应出来的，因此漏极结构与衬底电隔离可以大大降低漏电流。此外，可以调整位于第二外延结构(源极结构)下面的半导体阱的深度。通过增加半导体阱的深度，可以相应地增加GAA FET器件的固有增益(intrinsic gain)(例如，gds)，这使得所公开的GAA FET器件成为各种模拟相关应用的有希望的候选者。
图1绘示根据各种实施例的示例GAA FET器件100的透视图。GAA FET器件100包括半导体基底(或半导体阱)(也称为基底)102和基底102上方的多个纳米结构(例如，纳米片、纳米线等)(也称为半导体层)104。多个半导体层104彼此垂直分离。多个隔离区106形成在基底102的突出部分的相对侧上，且多个纳米结构104设置在所述突出部分上方。栅极结构108环绕每个纳米结构104(例如，每个纳米结构104的完整周边)。源极和汲极结构设置在栅极结构108的相对侧上，例如图1中所示的源极/汲极结构110。层间介电(interlayerdielectric，ILD)112设置在源极/汲极结构110之上。
图1所示的GAA FET器件是简化的，因此应该理解，完整的GAA FET器件的一个或多个特征可能不会在图1中显示。例如，图1中未显示与源极/漏极结构110相对的在栅极结构108另一侧上的另一个源极/漏极结构和设置在所述源极/漏极结构之上的ILD。此外，提供图1作为参考以说明后续图中的多个横截面。如所指出的，横截面A-A沿栅极结构108的纵轴(例如，在X方向上)截取；且横截面B-B沿多个半导体层104中的一者的纵轴(例如，在Y方向上)截取。为清楚起见，随后的图参考了这些参考横截面。
图2绘示根据本实用新型的一个或多个实施例的形成纳米结构FET器件的方法200的流程图。例如，方法200的多个操作(或步骤)中的至少一些可用于形成FinFET器件、GAAFET器件(例如GAAFET器件100)、纳米片晶体管器件、纳米线晶体管器件、垂直晶体管器件、双极接面晶体管器件、二极管器件等。需要说明的是，方法200仅为示例，并不用于限制本实用新型。因此，应当理解，可以在图2的方法200之前、期间和之后提供额外的操作，并且在本文中可能仅简要描述一些其他操作。在一些实施例中，方法200中的多个操作可以分别与如图3、图4、图5、图6、图7、图8、图9、图10、图11、图12所示的在各个制造阶段的示例GAA FET器件的截面图相关联，且将在下面进一步详细讨论。
简而言之，方法200从提供衬底的操作202开始。方法200继续到操作204形成第一半导体阱。方法200继续到操作206，形成包括多个第一半导体层和多个第二半导体层的鳍结构。方法200继续到操作208形成一个或多个隔离结构。方法200继续到操作210形成拟栅极结构(dummy gate structure)。方法200继续到操作212去除鳍结构的多个部分。方法200继续到操作214形成多个内间隙壁(inner spacer)。方法200继续到操作216，形成第二半导体阱并用介电层覆盖第二半导体阱。方法200继续到操作218形成第三半导体阱。方法200继续到操作220形成源极结构和漏极结构。方法200继续到操作222形成主动栅极结构。
如上所述，图3-13均以截面图的形式绘示处于图2的方法200的各个制造阶段的GAA FET器件300的一部分。根据各种实施例，GAA FET器件300类似于图1中所示的GAA FET器件100。应该理解的是，GAA FET器件300还可以包括许多其他器件(以下图中未示出)，例如电感器、熔断器(fuse)、电容器、线圈等，而仍然在本实用新型的范围内。
对应于图2的操作202，图3是包括半导体衬底(也称为衬底)302的GAA FET器件300在多个制造阶段之一的截面图。图3的截面图是在沿着GAA FET器件300的主动/拟栅极结构的纵向方向的方向上截取的(例如，图1所示的横截面A-A)。
衬底302可以是半导体衬底，例如块状半导体、绝缘层上半导体(semiconductor-on-insulator，SOI)衬底等，其可以经掺杂(例如，具有p型或n型掺杂剂)或未经掺杂。衬底302可以是晶片，例如硅晶片。通常，SOI衬底包括形成在绝缘层上的半导体材料层。绝缘层可以是例如掩埋氧化物(buried oxide，BOX)层、氧化硅层等。绝缘层设置在衬底上，通常是硅或玻璃衬底。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底302的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
对应于图2的操作204，图4是包括半导体阱402的GAAFET器件300在多个制造阶段之一的截面图。图4的截面图是在沿着GAA FET器件300的主动/拟栅极结构的纵向方向的方向上截取的(例如，图1所示的横截面A-A)。
在一些实施例中，半导体阱(也称为阱)402可以形成为沿衬底302的顶表面302A的区域。例如，半导体阱402可以从顶表面302A延伸到衬底302中的特定深度。此外，半导体阱402可以根据设计要求具有导电类型。例如，为了形成p型GAA FET器件，半导体阱402可以是掺杂有n型掺杂剂的n-阱；且为了形成n型GAA FET器件，半导体阱402可以是掺杂有p型掺杂剂的p-阱。p型掺杂剂可以是硼或BF2或其组合，而n型掺杂剂可以是磷、砷或其组合。在以下关于图3-13的讨论中，半导体阱402是p-阱，因此有时称为“p-阱402”。
对应于图2的操作206，图5是包括在p-阱402上形成多个第一半导体层(也称为半导体层)510和多个第二半导体层(也称为半导体层)520的GAA FET器件300在多个制造阶段之一的截面图。图5的截面图是在沿着GAA FET器件300的主动/拟栅极结构的纵向方向的方向上截取的(例如，图1所示的横截面A-A)。
多个第一半导体层510和多个第二半导体层520交替地设置在彼此之上(例如，沿Z方向)以形成堆叠结构。例如，多个第二半导体层520中的一者设置在多个第一半导体层510中的一者之上，然后多个第一半导体层510中的另一层设置在所述第二半导体层520之上，以此类推。堆叠结构可以包括任意数量的交替设置的第一半导体层510和第二半导体层520。例如在图5中，堆叠结构包括3个第一半导体层510，以及交替设置在所述第一半导体层510之间的3个第二半导体层520，并且所述第二半导体层520中的一者是最顶部的半导体层。应当理解，GAA FET器件300可以在仍落入本实用新型的范围内的情况下包括任意数量的第一半导体层和任意数量的第二半导体层，其中第一或第二半导体层中的任一个是最顶部的半导体层。
半导体层510和520可以具有各自不同的厚度。此外，多个第一半导体层510可具膜层彼此不同的厚度。多个第二半导体层520可膜层彼此不同的厚度。半导体层510和520中的每一个的厚度可以在从几纳米到几十纳米的范围内。堆叠结构的第一层可以比其他半导体层510和520厚。在一个实施例中，每个第一半导体层510具有从约5纳米(nm)到约20nm范围的厚度，并且每个第二半导体层520具有从约5nm到约20nm范围的厚度。
半导体层510和半导体层520具有不同的成分。在各种实施例中，半导体层510和半导体层520具有在层之间提供不同氧化速率和/或不同蚀刻选择性的成分。在一个实施例中，第一半导体层510包括硅锗(Si1-xGex)，并且第二半导体层520包括硅(Si)。在一个实施例中，每个半导体层520是硅，其可以是未经掺杂或实质上不含掺杂剂(即，具有从约0cm-3到约1×1017cm-3的外在掺杂剂浓度)，例如当形成半导体层520(例如，硅)时无执行有意掺杂。
在一些实施例中，每个半导体层510是Si1-xGex，其包括小于50％(x＜0.5)摩尔比的Ge。例如，Ge可以占半导体层510的Si1-xGex的摩尔比的约15％至35％。此外，多个第一半导体层510可以包括彼此不同的成分，且多个第二半导体层520可以包括彼此不同的成分。多个半导体层510和520中的任一个可以包括其他材料，例如，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体，诸如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP或其组合的合金半导体。可以基于提供不同的氧化速率和/或蚀刻选择性来选择半导体层510和520的材料。
半导体层510和520可以从半导体衬底302(或p-阱402)外延生长。例如，多个半导体层510和520中的每一个可以通过分子束外延(molecular beam epitaxy，MBE)工艺、诸如金属有机化学气相沉积(metal organic chemical vapor deposition，MOCVD)工艺的CVD工艺和/或其他合适的外延生长工艺来生长。在外延生长期间，半导体衬底302(或p-阱402)的晶体结构向上延伸，使得半导体层510和520具有与半导体衬底302(或p-阱402)相同的晶体取向。
在半导体衬底302上生长多个半导体层510和520(作为堆叠结构)后，可以将堆叠结构图案化以形成一个或多个鳍结构(例如，鳍结构501)。每个鳍结构沿横向方向(例如，Y方向)伸长，并且包括彼此交迭的多个经图案化的半导体层510-520的堆叠结构。通过使用例如光刻和蚀刻技术对多个半导体层510-520进行图案话来形成鳍结构501。例如，在最顶部的半导体层(例如，第二半导体层520)之上形成掩模层(其可以包括多个层，例如，接垫氧化物层(pad oxide layer)和上覆的接垫氮化物层)。接垫氧化层可以是包括例如使用热氧化工艺形成的氧化硅的薄膜。接垫氧化物层可以充当最顶部的半导体层520和上覆的接垫氮化物层之间的黏附层。在一些实施例中，接垫氮化物层由氮化硅、氮氧化硅、碳氮化硅等或其组合形成。例如，可以使用低压化学气相沉积(low-pressure chemical vapordeposition，LPCVD)或等离子增强化学气相沉积(plasma enhanced chemical vapordeposition，PECVD)来形成接垫氮化物层。
掩模层可以使用光刻技术进行图案化。通常，光刻技术利用光刻胶材料(未示出)进行沉积、照射(曝光)和显影以去除部分光刻胶材料。剩余的光刻胶材料保护下伏的材料(例如本示例中的掩模层)免受后续的处理步骤，例如蚀刻影响。例如，光刻胶材料用于图案化接垫氧化层和接垫氮化层以形成经图案化的掩模。
经图案化的掩模随后可用于图案化多个半导体层510-520的经暴露部分以形成多个沟槽(或开口)，从而界定相邻沟槽之间的鳍结构501。当形成多个鳍结构时，前述沟槽可以设置在任何相邻的鳍结构之间。在一些实施例中，通过使用例如反应离子蚀刻(reactiveion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)等或其组合在多个半导体层510-520中蚀刻多个沟槽来形成鳍结构501。蚀刻可以是各向异性的。在一些实施例中，沟槽可以是彼此平行且彼此紧密间隔的条带(当从顶部观察时)。在一些实施例中，沟槽可以是连续的并且围绕鳍结构501。
对应于图2的操作208，图6是包括一个或多个隔离结构602的GAA FET器件300在多个制造阶段之一的截面图。图6的截面图是在沿着GAA FET器件300的主动/拟栅极结构的纵向方向的方向上截取的(例如，图1所示的横截面A-A)。
可以包括多个部分的隔离结构602可以形成在相邻的鳍结构之间，或者靠近单个鳍结构。由绝缘材料形成的隔离结构602可以将相邻的鳍结构彼此电隔离。绝缘材料可以是氧化物(例如氧化硅)、氮化物等或其组合，并且可以通过高密度等离子化学气相沉积(highdensity plasma chemical vapor deposition，HDP-CVD)、可流动CVD(flowable CVD，FCVD)(例如，在远程等离子系统中沉积CVD类的材料并进行后固化(post curing)以使其转化为另一种材料，例如氧化物)等或其组合来形成。可以使用其他绝缘材料和/或其他形成工艺。在一个示例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。诸如化学机械抛光(chemical mechanical polish，CMP)工艺的平坦化工艺可以去除任何多余的绝缘材料并形成绝缘材料的顶表面和限定鳍结构501的经图案化的掩模(未示出)的顶表面。在各种实施例中，经图案化的掩模也可以通过平坦化工艺去除。
接下来，使绝缘材料凹进以形成隔离结构602，如图6所示，这有时被称为浅沟槽隔离(shallow trench isolation，STI)。隔离结构602是凹进的(recessed)，使得鳍结构501从隔离结构602的相邻部分之间突出。隔离结构(STI)602的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如凹陷(dishing))或其组合。隔离结构602的顶表面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使隔离结构602凹进，例如对隔离结构602的材料有选择性的蚀刻工艺。例如，可以执行干法蚀刻或使用稀释氢氟酸(DHF)的湿法蚀刻以使隔离结构602凹进。
对应于图2的操作210，图7是包括拟栅极结构702的GAA FET器件300在多个制造阶段之一的截面图。图7的截面图是在沿着GAA FET器件300的主动/拟栅极结构的纵向方向的方向上截取的(例如，图1所示的横截面A-A)。
拟栅极结构702形成于鳍结构501和隔离结构602之上。拟栅极结构702可以沿着垂直于鳍结构501延伸的横向方向的横向方向(例如，X方向)延伸。在各种实施例中，拟栅极结构702可以放置在稍后形成主动(例如，金属)栅极结构的地方。在一些实施例中，拟栅极结构702被放置在鳍结构501的一部分之上。鳍结构501的所述经覆盖部分包括后来形成为导电通道的第二半导体层520的部分，以及被主动栅极结构取代的第一半导体层510的部分。因此，主动栅极结构可以环绕第二半导体层520的每个部分，这将在下面更详细地讨论。
在一些实施例中，拟栅极结构702可以包括与第一半导体层510类似(或具有类似蚀刻速率)的一种或多种Si类或SiGe类材料，例如SiGe。拟栅极结构702可以通过CVD、PECVD、ALD、FCVD或其组合来沉积。尽管在图7所示的实施例中拟栅极结构702被显示为一体成型(single-piece)，但应该理解的是，在仍落入本实用新型的范围内的情况下，拟栅极结构702可以形成为具有多个部分，每个部分可以包括各自不同的材料。
对应于图2的操作212，图8是去除了未被拟栅极结构702覆盖的鳍结构501的部分的GAA FET器件300在多个制造阶段之一的截面图。图8的截面图是在垂直于GAA FET器件300的主动/拟栅极结构的纵向方向的纵向方向上截取的(例如，图1中所示的横截面B-B)。
拟栅极结构702可以用作掩模以蚀刻鳍结构501的非经覆盖的部分，这使得“经图案化”鳍结构501具有包括半导体层510和520的剩余部分的一个或多个交替堆叠结构。结果，沿Z方向，经图案化的鳍结构501的新形成的侧壁与拟栅极结构702的侧壁对齐。例如在图8中，半导体层810和820是分别被拟栅极结构702覆盖的半导体层510和520的剩余部分。在一些实施例中，半导体层810和820有时可以分别称为纳米结构(例如，纳米片)810和820。
对应于图2的操作214，图9是包括多个内间隙壁902的GAA FET器件300在多个制造阶段之一的截面图。图9的截面图是在垂直于GAA FET器件300的主动/拟栅极结构的纵向方向的纵向方向上截取的(例如，图1中所示的横截面B-B)。
为了形成多个内间隙壁902，去除每个纳米结构810的相应端部。可以使用“拉回(pull-back)”工艺将纳米结构810的端部移除(例如，蚀刻)以将纳米结构810拉回拉回距离。在半导体层820包括Si并且半导体层810包括SiGe的示例中，回拉工艺可以包括氯化氢(HCl)气体各向同性蚀刻工艺，其蚀刻SiGe而不侵蚀Si。因此，纳米结构820(Si层)可以在该工艺期间保持完整。因此，可以形成多个凹槽，每个凹槽从对应的纳米结构810的经暴露侧壁向内延伸。接下来，用介电材料填充该些凹槽以形成多个内间隙壁902。例如，内间隙壁902可以通过化学气相沉积(CVD)或通过氮化物的单层掺杂(monolayer doping，MLD)并接着间隔物RIE来共形地形成。可以使用例如共形沉积工艺和随后的各向同性或各向异性回蚀刻来沉积内间隙壁902，以去除鳍结构501的堆叠结构的侧壁和半导体衬底302(或p-阱402)的表面上的多余的间隔材料。用于形成内间隙壁902的介电材料包括氮化硅、碳氮化硅硼、碳氮化硅、碳氮氧化硅或适于形成晶体管的绝缘闸侧壁间隙壁的作用的任何其他类型的介电材料(例如，介电常数k小于约5的介电材料)。
对应于图2的操作216，图10是包括半导体阱1002和上覆于半导体阱(也称为阱)1002的介电层1004的GAA FET器件300在多个制造阶段之一的截面图。图10的截面图是在垂直于GAA FET器件300的主动/拟栅极结构的纵向方向的纵向方向上截取的(例如，图1所示的横截面B-B)。
在各种实施例中，半导体阱1002和介电层1004沿鳍结构501的纵向方向(例如，Y方向)形成在鳍结构501的一侧，而鳍结构501的另一侧可以被遮挡。例如，在鳍结构501的另一侧被遮挡(或以其他方式掩蔽)的情况下，半导体阱1002在p-阱402中使用导电类型与在p-阱402中的掺杂剂的导电类型相反的掺杂剂(即n型掺杂剂)来形成(例如，通过植入工艺)。此外，半导体阱1002可以具有比p-阱402实质上高的掺杂浓度。因此，有时将半导体阱1002称为“n+-阱1002”。如图所示，n+-阱1002可以深度“D1”延伸到p-阱402内。接着，形成介电层1004以覆盖n-阱1002。在一些实施例中，介电层1004由氮化硅、氮氧化硅、碳氮化硅等或其组合形成。例如，可以使用低压化学气相沉积(LPCVD)或等离子增强化学气相沉积(PECVD)来形成介电层1004。作为示例，介电层1004可以形成为具有在约5nm至约20nm范围内的厚度的共形层。
对应于图2的操作218，图11是包括半导体阱1102的GAA FET器件300在多个制造阶段之一的截面图。图11的截面图是在垂直于GAA FET器件300的主动/拟栅极结构的纵向方向的纵向方向上截取的(例如，图1所示的横截面B-B)。
在鳍结构501一侧上以介电层1004覆盖n+-阱1002后，半导体阱(也称为阱)1102沿鳍结构501的纵向方向(例如，Y方向)形成在鳍结构501的另一侧，而n+-阱1002可以被遮挡。例如，在n+-阱1002被遮挡(或以其他方式掩蔽)的情况下，半导体阱1102在p-阱402中使用导电类型与p-阱402中的掺杂剂的导电类型相反的掺杂剂(即n型掺杂剂)来形成(例如，通过植入工艺)。此外，半导体阱1102可以具有比p-阱402实质上高的掺杂浓度。因此，有时将半导体阱1102称为“n+-阱1102”。如图所示，n+-阱1102可以深度“D2”延伸到p-阱402。在各种实施例中，深度D2显著大于深度D1，例如高达两倍。这种扩展的深度可以提高GAA FET器件300的固有增益，这将在下面更详细地讨论。
对应于图2的操作220，图12是包括外延结构1202和外延结构1204的GAA FET器件300在多个制造阶段之一的截面图。图12的截面图是在垂直于GAA FET器件300的主动/拟栅极结构的纵向方向的纵向方向上截取的(例如，图1中所示的横截面B-B)。
如图所示，外延结构1202和1204耦合到鳍结构501(图11)的各自端部(沿Y方向)，例如，每个纳米结构820的各自端部。此外，外延结构1202和1204通过多个内间隙壁902与多个纳米结构810的相应端部(沿Y方向)隔开(或以其他方式隔离)。
外延结构1202和1204可以各自包括硅锗(SiGe)、砷化铟(InAs)、砷化铟镓(InGaAs)、锑化铟(InSb)、砷化镓(GaAs)、锑化镓(GaSb)、磷化铟铝(InAlP)、磷化铟(InP)、任何其他合适的材料或其组合。外延结构1202和1204可以使用外延层生长工艺在每个纳米结构820的经暴露端部上形成。例如，生长工艺可以包括选择性外延生长(selectiveepitaxial growth，SEG)工艺、CVD沉积技术(例如，气相外延(vapor-phase epitaxy，VPE)和/或超高真空CVD(ultra-high vacuum CVD，UHV-CVD))、分子束外延，或其他合适的外延工艺。在一些实施例中，外延结构1202形成在n+-阱1002上方，并且进一步地，外延结构1202通过介电层1004与n+-阱1002隔离。或者说，外延结构1202的底表面与介电层1004接触。并且，外延结构1204形成在n+-阱1102上方，并且进一步地，外延结构1204耦合(例如，电耦合)到n+-阱1102。或者说，外延结构1204的底表面与n+-阱1102接触。
可以应用原位掺杂(In-situ doping，ISD)以形成经掺杂的外延结构1202和1204，从而为GAA FET器件300创造接面。例如，当GAA FET器件300被配置为n型时，外延结构1202和1204可以通过将n型掺杂剂(例如砷(As)、磷(P)等)植入其中来掺杂。当GAA FET器件300被配置为p型时，外延结构1202和1204可以通过将p型掺杂剂(例如硼(B)等)植入其中来掺杂。
对应于图2的操作222，图13是包括主动栅极结构1302的GAA FET器件300在多个制造阶段之一的截面图。图13的截面图是在垂直于GAA FET器件300的主动/拟栅极结构的纵向方向的纵向方向上截取的(例如，图1所示的横截面B-B)。
在形成外延结构1202和1204之后，在外延结构1202和1204之上形成层间介电(interlayer dielectric，ILD)1304。接下来，可以同时去除拟栅极结构702和多个纳米结构810。在各种实施例中，拟栅极结构702和多个纳米结构810可以通过应用选择性蚀刻(例如，盐酸(HCl))来去除，同时保持多个纳米结构820实质上完整。在去除拟栅极结构702之后，可以形成栅极沟槽，其暴露出每个纳米结构820的面向X方向的相应侧壁。在移除多个纳米结构810以进一步延伸栅极沟槽之后，可以暴露出每个纳米结构820的相应底表面和/或顶表面。因此，可以暴露出每个纳米结构820的整个周边。接下来，形成主动栅极结构1302以环绕每个纳米结构820。
在一些实施例中，主动栅极结构1302包括栅极介电和栅极金属。栅极介电可以环绕每个纳米结构820，例如，顶表面和底表面以及面向X方向的侧壁。栅极介电可以由不同的高k介电材料或类似的高k介电材料形成。示例性高k介电材料包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的金属氧化物或硅酸盐。栅极介电可以包括多个高k介电材料的堆叠结构。可以使用任何合适的方法来沉积栅极介电，包括例如分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。在一些实施例中，栅极介电可以可选地包括实质上薄的氧化物(例如，SiOx)层，其可以是形成在每个纳米结构820的表面上的原生氧化物层(native oxide layer)。
栅极金属可以环绕多个纳米结构820中的每一个，且栅极介电设置在它们之间。具体地，栅极金属可以包括沿Z方向彼此邻接的多个栅极金属区段。每个栅极金属区段不仅可以沿水平面(例如，由X方向和Y方向扩展的平面)延伸，而且还可以沿垂直方向(例如，Z方向)延伸。这样，两个相邻的栅极金属区段可以邻接在一起以环绕多个纳米结构820中的相应者，且栅极介电设置在它们之间。
栅极金属可以包括多种金属材料的堆叠结构。例如，栅极金属可以是p型功函数层、n型功函数层、其多层或其组合。功函数层也可以称为功函数金属。示例性p型功函数金属可以包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数材料或其组合。示例性n型功函数金属可以包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料或其组合。功函数值与功函数层的材料成分相关联，因此，选择功函数层的材料以调整其功函数值，从而在待形成的器件中实现目标阈值电压Vt。形成。功函数层可以通过CVD、物理气相沉积(physical vapor deposition，PVD)、ALD和/或其他合适的工艺来沉积。
根据本实用新型的各种实施例，在形成主动栅极结构1302之后，可定义出完整的GAA FET。例如，外延结构1202、外延结构1204、主动栅极结构1302和多个纳米结构820可以分别用作该GAA FET的漏极结构(或端子)、源极结构(或端子)、栅极端子和通道(结构)。因此，外延结构1202、外延结构1204和主动栅极结构1302中的每一个都可以耦合到至少一个接触结构(未示出)。在各种实施例中，上面讨论的GAA FET是n型GAA FET，其中通道(由多个纳米结构820共同构成)被配置为在GAA FET被开启时传导电子。然而，应该理解的是，上述GAA FET的配置也可以形成p型GAA FET，只要将其组件的相应导电类型反转即可。例如，在GAA FET被配置为p型晶体管的实施例中，阱402可以是n-阱，阱1002和1102可以各自为p+-阱，并且外延结构1202和1204可以各自具有p-型电导性。
再次参考n型GAA FET的例子，耦合到外延结构1204的n+-阱1102具有与p-阱402相反的导电类型，这导致在n+-阱1102和p-阱402的界面处形成p-n接面。这个p-n接面可以帮助释放任何积累的等离子电荷。此外，n+-阱1102形成为具有经延伸的深度(深度D2)。通过耦合到晶体管的源极端子(即外延结构1204)的这种经延伸的n+-阱1102，可以有利地增加GAAFET的固有增益(gds)。通常，固有增益(gds)与深度D2成正比。这些改进使所公开的GAA FET(或基于类似配置形成的各种其他器件)成为各种模拟相关应用的有希望的候选者。
例如在图14中，通过分别将主动栅极结构1302、外延结构1202和p-阱402一起耦合到一个负端子1402，且外延结构1204耦合到一个正端子1404，GAA FET可以用作二极管(或天线)1400。由于外延结构1202和1204的不对称配置(如上所述)，它们分别用作负端子和正端子，二极管1400可以有效地释放正端子1404上的不希望的等离子电荷。
在另一个示例中，图15绘示基于与图3-13的GAA FET相似的配置形成的双极接面晶体管(BJT)1500。例如，BJT 1500可以通过执行图2的方法200中的至少一些操作来形成。因此，BJT 1500的配置简要描述如下。如图所示，BJT1500包括衬底1502、半导体阱(也称为阱)1504、半导体阱(也称为阱)1506、半导体阱(也称为阱)1508、半导体阱(也称为阱)1510和半导体阱(也称为阱)1512、外延结构1514、外延结构1516、外延结构1518和外延结构1520、介电层1522、多个纳米结构1524、主动栅极结构1526和多个内间隙壁1528。在一些实施例中，阱1504掺杂有n型掺杂剂(下文称为“n-阱1504”)，阱1506至1510均掺杂有高浓度的p型掺杂剂(下文分别称为“p+-阱1506”、“p+-阱1508”和“p+-阱1510”)，阱1512掺杂有高浓度的n型掺杂剂(以下称为“n+-阱1512”)，外延结构1514至1518均掺杂有p型掺杂剂，且外延结构1520掺杂有n型掺杂剂。因此，BJT 1500可以用作PNP BJT，其中外延结构1514、1518和1520分别用作其集电极端子(collector terminal)、发射极端子和基极端子(baseterminal)。与上面关于GAA FET的讨论类似，在仍落入本实用新型的范围内的情况下，所示PNP BJT 1500可以通过反转其组件的相应导电类型来配置为NPN BJT。
图16和图17示出了根据本实用新型的各种实施例的示例电路1600和电路1700的示意图，其中BJT 1500可以用于增强它们各自的性能。电路(也称为温度传感器)1600是BJT类的温度传感器，电路(也称为带隙参考电路)1700是BJT类的带隙参考电路(bandgapreference circuit)，下面将简要介绍。
在图16中，电路1600包括电流源(current source)1602和电流源1604(每个电流源耦合到多个BJT 1500中的相应者)、放大器(amplifier)1606、加法器电路(addercircuit)1608和数字模拟转换器(analog to digital converter，ADC)1601。每个BJT1500的集电极端子和基极端子连接在一起(有时称为二极管连接)。存在于BJT 1500的各个发射极端子的电压差ΔVBE与温度有关，例如，
Figure BDA0003717180330000131
其中“p”表示两个BJT 1500之间的集电极电流-密度比。本领域普通技术人员可以理解，温度传感器最重要的关键参数之一是其温度系数(例如，以μV/℃为单位)，它与所述电压差相关(例如，正比)。通过以所公开的不对称配置实施BJT 1500，可以增加电压差，进而可以提高温度传感器1600的温度系数。
在图17中，电路1700包括电阻器1702、电阻器1704、电阻器1706和电阻器1708，放大器1710和放大器1712，晶体管1714、晶体管1716、晶体管1718和晶体管1720(例如，p型晶体管)。每个BJT 1500的集电极端子和基极端子连接在一起(有时称为二极管连接)。电路1700被配置为基于所述两个BJT1500存在的电压差提供接近0K时硅的理论1.22eV带隙的参考电压VREF。类似地，通过以所公开的不对称配置实施BJT 1500，可以增加电压差，进而可以提高由带隙参考电路1700提供的VREF的稳定性。
在本实用新型的一个方面，公开了一种半导体器件。该半导体器件包括第一半导体阱。该半导体器件包括设置在第一半导体阱上方并沿第一横向方向延伸的通道结构。该半导体器件包括沿第二横向方向延伸并跨越通道结构的栅极结构。该半导体器件包括设置在通道结构的第一侧上的第一外延结构。半导体器件包括设置在通道结构的第二侧上的第二外延结构，第一侧和第二侧在第一横向方向上彼此相对。第一外延结构通过第一半导体阱中的第二半导体阱与第一半导体阱电耦合，第二外延结构通过介电层与第一半导体阱电隔离。在一些实施例中，所述第一外延结构和所述第二外延结构均具有第一导电类型，所述第二半导体阱具有所述第一导电类型，且所述第一半导体阱具有与所述第一导电类型相反的第二导电类型。在一些实施例中，所述第一外延结构作为场效晶体管的源极端子，所述第二外延结构作为所述场效晶体管的漏极端子，所述栅极结构作为所述场效晶体管的栅极端子。在一些实施例中，所述第一外延结构作为二极管的正端子，所述第二外延结构、所述栅极结构和所述第一半导体阱相互耦合，并共同作为所述二极管的负端子。在一些实施例中，所述半导体器件还包括所述第一半导体阱中的第三半导体阱，其中所述第三半导体阱通过所述介电层与所述第二外延结构电隔离。在一些实施例中，所述第二半导体阱以第一深度延伸到所述第一半导体阱中，并且所述第三半导体阱以第二深度延伸到所述第一半导体阱中，并且其中所述第一深度大于所述第二深度。在一些实施例中，所述第一深度约为所述第二深度的两倍。在一些实施例中，所述通道结构包括多个纳米结构，所述多个纳米结构中的每一个沿所述第一横向方向延伸。在一些实施例中，所述栅极结构环绕所述多个纳米结构中的每一个。在一些实施例中，所述第一半导体阱和所述第二半导体阱共同用作耦合到所述第一外延结构的p-n接面。
在本实用新型的另一方面，公开了一种半导体器件。该半导体器件包括设置在第一半导体阱上方并沿第一横向方向延伸的多个纳米结构。该半导体器件包括沿第二横向方向延伸并环绕多个纳米结构中的每一个的栅极结构。半导体器件包括沿第一横向方向耦合到多个纳米结构中的每一个的第一端的第一外延结构。半导体器件包括沿第一横向方向耦合到多个纳米结构中的每一个的第二端的第二外延结构。第一外延结构的第一底表面与设置在第一半导体阱中的第二半导体阱直接接触，第二外延结构的第二底表面通过介电层与第一半导体阱隔离。在一些实施例中，所述第一外延结构和所述第二外延结构均具有第一导电类型，所述第二半导体阱具有所述第一导电类型，且所述第一半导体阱具有与所述第一导电类型相反的第二导电类型。在一些实施例中，所述第一外延结构作为场效晶体管的源极端子，所述第二外延结构作为所述场效晶体管的漏极端子，所述栅极结构作为所述场效晶体管的栅极端子。在一些实施例中，所述第一外延结构作为二极管的正端子，所述第二外延结构、所述栅极结构和所述第一半导体阱相互耦合，并共同作为所述二极管的负极端子。在一些实施例中，所述半导体器件还包括：第三外延结构，具有与所述第一外延结构和所述第二外延结构相反的导电类型；以及第四外延结构，具有与所述第一外延结构和所述第二外延结构相同的导电类型。在一些实施例中，所述第一外延结构作为双极接面晶体管的发射极端子，所述第三外延结构作为所述双极接面晶体管的基极端子，所述第四外延结构作为所述双极接面晶体管的集电极端子。在一些实施例中，所述半导体器件还包括所述第一半导体阱中的第三半导体阱，其中所述第三半导体阱通过所述介电层与所述第二外延结构电隔离。在一些实施例中，所述第二半导体阱以第一深度延伸到所述第一半导体阱中，并且所述第三半导体阱以第二深度延伸到所述第一半导体阱中，并且其中所述第一深度大于所述第二深度。
在本实用新型的又一方面，公开了一种制造半导体器件的方法。该方法包括在衬底中形成第一半导体阱。该方法包括在第一半导体阱中形成具有第一深度的第二半导体阱。该方法包括在第一半导体阱中形成具有第二深度的第三半导体阱，其中第一深度大于第一深度。该方法包括用介电层覆盖第三半导体阱。该方法包括分别在第二半导体阱和第三半导体阱上方形成第一外延结构和第二外延结构，其中第一外延结构和第二外延结构耦合到通道结构的相对端部，通道结构包括彼此垂直间隔的多个纳米结构。第一外延结构通过第二半导体阱与第一半导体阱电耦合，第二外延结构通过介电层与第一半导体阱和第三半导体阱电隔离。在一些实施例中，所述半导体器件的制造方法还包括形成金属栅极结构，所述金属栅极结构设置在所述第一外延结构和所述第二外延结构之间并且环绕所述多个纳米结构中的每一个。
如本文所用，术语“约”和“大约”通常是指所述值的正负10％。例如，约0.5将包括0.45和0.55，约10将包括9到11，约1000将包括900到1100。
以上概述了若干实施例的特征，以使本领域中的技术人员可更好地理解本实用新型的各个方面。本领域中的技术人员应理解，其可容易地使用本实用新型作为设计或修改其他工艺及结构的基础来施行与本实用新型中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。本领域中的技术人员还应认识到，这些等效构造并不背离本实用新型的精神及范围，而且他们可在不背离本实用新型的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (18)

1.一种半导体器件，其特征在于，包括：
第一半导体阱；
通道结构，设置在所述第一半导体阱上方且沿第一横向方向延伸；
栅极结构沿第二横向方向延伸且跨越所述通道结构；
第一外延结构设置在所述通道结构的第一侧上；以及
第二外延结构设置在所述通道结构的第二侧上，所述第一侧和所述第二侧在所述第一横向方向上彼此相对；
其中所述第一外延结构通过所述第一半导体阱中的第二半导体阱与所述第一半导体阱电耦合，且所述第二外延结构通过介电层与所述第一半导体阱电隔离。
2.根据权利要求1所述的半导体器件，其中所述第一外延结构和所述第二外延结构均具有第一导电类型，所述第二半导体阱具有所述第一导电类型，且所述第一半导体阱具有与所述第一导电类型相反的第二导电类型。
3.根据权利要求1所述的半导体器件，其中所述第一外延结构作为场效晶体管的源极端子，所述第二外延结构作为所述场效晶体管的漏极端子，所述栅极结构作为所述场效晶体管的栅极端子。
4.根据权利要求1所述的半导体器件，其中所述第一外延结构作为二极管的正端子，所述第二外延结构、所述栅极结构和所述第一半导体阱相互耦合，并共同作为所述二极管的负端子。
5.根据权利要求1所述的半导体器件，其中，还包括所述第一半导体阱中的第三半导体阱，其中所述第三半导体阱通过所述介电层与所述第二外延结构电隔离，其中所述第二半导体阱以第一深度延伸到所述第一半导体阱中，并且所述第三半导体阱以第二深度延伸到所述第一半导体阱中，并且其中所述第一深度大于所述第二深度。
6.根据权利要求5所述的半导体器件，其中所述第二半导体阱以第一深度延伸到所述第一半导体阱中，并且所述第三半导体阱以第二深度延伸到所述第一半导体阱中，并且其中所述第一深度大于所述第二深度。
7.根据权利要求6所述的半导体器件，其中，所述第一深度约为所述第二深度的两倍。
8.根据权利要求1所述的半导体器件，其中所述通道结构包括多个纳米结构，所述多个纳米结构中的每一个沿所述第一横向方向延伸。
9.根据权利要求8所述的半导体器件，其中，所述栅极结构环绕所述多个纳米结构中的每一个。
10.根据权利要求1所述的半导体器件，其中，所述第一半导体阱和所述第二半导体阱共同用作耦合到所述第一外延结构的p-n接面。
11.一种半导体器件，其特征在于，包括：
多个纳米结构设置在第一半导体阱上方并沿第一横向方向延伸；
栅极结构沿第二横向方向延伸并环绕所述多个纳米结构中的每一个；
第一外延结构沿所述第一横向方向耦合到所述多个纳米结构中的每一个的第一端；以及
第二外延结构沿所述第一横向方向耦合到所述多个纳米结构中的每一个的第二端；
其中所述第一外延结构的第一底表面与设置在所述第一半导体阱中的第二半导体阱直接接触，且所述第二外延结构的第二底表面通过介电层与所述第一半导体阱隔离。
12.根据权利要求11所述的半导体器件，其中所述第一外延结构和所述第二外延结构均具有第一导电类型，所述第二半导体阱具有所述第一导电类型，且所述第一半导体阱具有与所述第一导电类型相反的第二导电类型。
13.根据权利要求11所述的半导体器件，其中所述第一外延结构作为场效晶体管的源极端子，所述第二外延结构作为所述场效晶体管的漏极端子，所述栅极结构作为所述场效晶体管的栅极端子。
14.根据权利要求11所述的半导体器件，其中，所述第一外延结构作为二极管的正端子，所述第二外延结构、所述栅极结构和所述第一半导体阱相互耦合，并共同作为所述二极管的负极端子。
15.根据权利要求11所述的半导体器件，其中，还包括：
第三外延结构，具有与所述第一外延结构和所述第二外延结构相反的导电类型；以及
第四外延结构，具有与所述第一外延结构和所述第二外延结构相同的导电类型。
16.根据权利要求15所述的半导体器件，其中所述第一外延结构作为双极接面晶体管的发射极端子，所述第三外延结构作为所述双极接面晶体管的基极端子，所述第四外延结构作为所述双极接面晶体管的集电极端子。
17.根据权利要求11所述的半导体器件，其中，还包括所述第一半导体阱中的第三半导体阱，其中所述第三半导体阱通过所述介电层与所述第二外延结构电隔离。
18.根据权利要求17所述的半导体器件，其中所述第二半导体阱以第一深度延伸到所述第一半导体阱中，并且所述第三半导体阱以第二深度延伸到所述第一半导体阱中，并且其中所述第一深度大于所述第二深度。
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