CN217544123U - 一种芯片级联显示电路、显示装置和空调器 - Google Patents

Abstract

本实用新型提供了一种芯片级联显示电路、显示装置和空调器，所述芯片级联显示电路包括：第一芯片，所述第一芯片包括多个第一输出端和串行输出端；第二芯片，所述第二芯片包括多个第二输出端和延时输入端；显示输出单元，所述显示输出单元电连接所述第一输出端和所述第二输出端；延时单元，所述延时单元电连接所述串行输出端和所述延时输入端。本实用新型解决了芯片级联时，第二级的输入数据与时钟之间无延迟，导致容易误读的问题。

Description

一种芯片级联显示电路、显示装置和空调器

技术领域

本实用新型涉及空调技术领域，具体而言，涉及一种芯片级联显示电路、显示装置和空调器。

背景技术

目前，传统的显示屏驱动方案是通过采用驱动芯片和一些其他的辅助芯片来实现的，多个芯片组合起来，共同实现对显示屏的驱动控制。其中，当多个芯片级联时，数据信号经多个串联的芯片串行传递后作为下级的数据信号输入，因而与时钟之间无延时，有导致误读的可能性。

实用新型内容

本实用新型解决的问题为芯片级联时，第二级的输入数据与时钟之间无延迟，导致容易误读。

为解决上述问题，本实用新型提供一种芯片级联显示电路、显示装置和空调器。

一方面，本实用新型提供一种芯片级联显示电路，包括：第一芯片，所述第一芯片包括多个第一输出端和串行输出端；第二芯片，所述第二芯片包括多个第二输出端和延时输入端；显示输出单元，所述显示输出单元电连接所述第一输出端和所述第二输出端；延时单元，所述延时单元电连接所述串行输出端和所述延时输入端。

与现有技术相比，采用该技术方案所达到的技术效果：所述第一芯片的串行输出端输出数据信号与时钟保持一致，通过所述延时单元对该数据信号进行延时处理，所述第二芯片能够准确判断读入的数据信号，从而保证数据信号的可靠性。

进一步的，所述延时单元包括：RC延时电路，所述RC延时电路包括：第一电阻和第一电容，所述第一电阻电连接所述串行输出端，所述第一电容电连接所述第一电阻远离所述第一电容的一端，所述第一电容远离所述第一电阻的一端接地。

采用该技术方案所达到的技术效果：所述第一电容极板间的电压随电荷的积累而上升，因此电压具有一定的延时，实现第二芯片的数据信号的延时输入。

进一步的，所述延时单元还包括：第一三极管，所述第一三极管的发射极电连接所述串行输出端，所述第一三极管的集电极电连接所述延时输入端。

采用该技术方案所达到的技术效果：当所述第一三极管的基级电压满足要求时，所述第一三极管才会导通，所述串行输出端的信号才能够传输至所述延时输入端，因此实现了数据信号的延时输入。

进一步的，所述延时单元还包括：分压电路，所述分压电路与所述RC延时电路并联，所述分压电路包括：串联的第二电阻和第三电阻，所述第二电阻电连接所述延时输入端，所述第一三极管的基极电连接于所述第二电阻和所述第三电阻之间。

采用该技术方案所达到的技术效果：所述第二电阻和所述第三电阻对所述串行输出端的电压进行分压，当所述第二电阻和所述第三电阻之间的电压值满足所述第一三极管的基级要求时，所述第一三极管才会导通，因此所述第二电阻和所述第三电阻进一步起到了延时的作用。

进一步的，所述分压电路包括：第四电阻，所述第四电阻的一端电连接所述第一三极管的集电极，所述第四电阻的另一端接地。

采用该技术方案所达到的技术效果：所述第四电阻用于保护所述第一三极管，避免所述第一三极管电流过大导致烧坏。

进一步的，所述芯片级联显示电路还包括：第二电容，所述第二电容一端电连接所述第一三极管的集电极和所述延时输入端，所述第二电容的另一端接地。

采用该技术方案所达到的技术效果：所述第一三极管导通后，所述第二芯片的所述延时输入端和接地端之间的电压能够与所述串行输出端的电压相同，保证数据信号的准确传递；所述第二电容避免所述延时输入端和接地端之间短路。

进一步的，所述芯片级联显示电路还包括：数据输入单元；所述第一芯片包括第一移位信号输入端，所述第二芯片包括第二移位信号输入端，所述数据输入单元同时电连接所述第一移位信号输入端和所述第二移位信号输入端。

采用该技术方案所达到的技术效果：所述数据输入单元发送的数据信号经过第一芯片和第二芯片处理，所述第一芯片和所述第二芯片的移位寄存器接收所述数据信号，所述数据信号在移位脉冲的作用下左移或右移。

进一步的，所述芯片级联显示电路还包括：移位信号发生器；所述第一芯片还包括：第一输入端，所述移位信号发生器电连接所述第一输入端。

采用该技术方案所达到的技术效果：所述移位信号发生器将数据信号发送至所述第一输入端，所述第一输入端可以由第一芯片进行控制，使得该数据信号实现一定的延时，保证数据信号读入的可靠性。

进一步的，所述芯片级联显示电路还包括：锁存时钟信号发生器；所述第一芯片包括第一锁存时钟信号输入端，所述第二芯片包括第二锁存时钟信号输入端，所述锁存时钟信号发生器电连接所述第一锁存时钟信号输入端和所述第二锁存时钟信号输入端。

采用该技术方案所达到的技术效果：所述锁存时钟信号发生器将数据信号发送至所述第一锁存时钟信号输入端和所述第二锁存时钟信号输入端，所述第一芯片的锁存寄存器给出锁存脉冲，所述串行输出端和所述第一输出端输出，并保持所述所述第一输入端的值。

另一方面，本实用新型提供一种显示装置，所述显示装置包括如上述任一实施例提供的芯片级联显示电路。

采用该技术方案所达到的技术效果：所述显示装置通过所述芯片级联显示电路，能够延时输出所述第二芯片的数据信号，保证数据信号的可靠性，从而显示正确。

再一方面，本实用新型提供一种空调器，所述空调器包括如上述任一实施例提供的显示装置，所述空调器还包括：空调器本体，所述显示装置设于所述空调器本体的前侧，用于显示所述空调器的运行状态和环境参数。

采用该技术方案所达到的技术效果：所述空调器通过所述显示装置能够准确显示所述空调器的运行状态和环境参数。

综上所述，本申请上述各个实施例可以具有如下一个或多个优点或有益效果：i)所述第一芯片的串行输出端输出数据信号与时钟保持一致，通过所述延时单元对该数据信号进行延时处理，所述第二芯片能够准确判断读入的数据信号，从而保证数据信号的可靠性；ii)所述第一电容极板间的电压随电荷的积累而上升，因此电压具有一定的延时，实现第二芯片的数据信号的延时输入；iii)所述第一三极管控制所述串行输出端和所述延时输入端之间底端通断，所述第二电阻和所述第三电阻实现分压，对所述串行输出端输出的信号进一步延时，当所述第二电阻和所述第三电阻之间的电压满足所述第一三极管的基级电压所述第一三极管才会导通，此时所述延时输入端能够获取数据信号。

附图说明

图1为本实用新型第一实施例提供的一种芯片级联显示电路的模块示意图。

图2为芯片级联显示电路的结构示意图。

图3为第一芯片和第二芯片的结构示意图。

图4为延时单元的结构示意图。

附图标记说明：

100-芯片级联显示电路；110-第一芯片；111-第一输出端；112-串行输出端；113-第一移位信号输入端；114-第一输入端；115-第一锁存时钟信号输入端；120-第二芯片；121-第二输出端；122-延时输入端；123-第二移位信号输入端；124-第二锁存时钟信号输入端；130-显示输出单元；140-延时单元；141-RC延时电路；141a-第一电阻；141b-第一电容；142-第一三极管；143-分压电路；143a-第二电阻；143b-第三电阻；144-第四电阻；150-第二电容；161-数据输入单元；162-移位信号发生器；163-锁存时钟信号发生器；171-第二三极管；172-第五电阻；173-电源。

具体实施方式

本实用新型的目的在于提供一种芯片级联显示电路，第二芯片输入的数据信号和时钟相比具有一定延时，保证了数据信号读入的可靠性。

为使本实用新型的上述目的、特征和优点能够更为明显易懂，下面结合附图对本实用新型的具体实施例做详细的说明。

【第一实施例】

一方面，参见图1-4，本实用新型第一实施例提供一种芯片级联显示电路100，包括：第一芯片110，第一芯片110包括多个第一输出端111和串行输出端112；第二芯片120，第二芯片120包括多个第二输出端121和延时输入端122；显示输出单元130，显示输出单元130电连接第一输出端111和第二输出端121；延时单元140，延时单元140电连接串行输出端112和延时输入端122。

在本实施例中，第一芯片110的串行输出端112输出数据信号与时钟保持一致，通过延时单元140对该数据信号进行延时处理，第二芯片120能够准确判断读入的数据信号，从而保证数据信号的可靠性。

当然，芯片级联显示电路100还可以包括多个芯片，多个芯片依次级联，相邻芯片之间均设置延时单元140，使得后一级芯片与前一极芯片数据的数据信号之间具有延时，保证数据信号的准确读入。

在一个具体的实施例中，第一芯片110、第二芯片120，以及上述多个芯片均可以是74HC595芯片，此处不做限定。其中，第一输出端111例如为第一芯片110的Q0、Q1、Q2……Q7引脚，串行输出端112例如为第一芯片110的Q7′引脚，第二输出端121例如为第二芯片120的Q0、Q1、Q2……Q7引脚，延时输入端122例如为第一芯片110的DS引脚。

在一个具体的实施例中，延时单元140例如包括：RC延时电路141，RC延时电路141包括：第一电阻141a和第一电容141b，第一电阻141a电连接串行输出端112，第一电容141b电连接第一电阻141a远离第一电容141b的一端，第一电容141b远离第一电阻141a的一端接地。

其中，RC延时电路141两端电压即串行输出端112的输出电压；第一电阻141a用于避免RC延时电路141接通瞬间电流过大导致第一电容141b击穿。第一电容141b极板间的电压随电荷的积累而上升，因此电压具有一定的延时，实现第二芯片120的数据信号的延时输入。举例来说，第一电阻141a阻值为2kΩ，延时时间T＝3RC，其中，延时时间可根据移位时钟的频率进行调整，此处不做限定。

在一个具体的实施例中，延时单元140例如还包括：第一三极管142，第一三极管142的发射极电连接串行输出端112，第一三极管142的集电极电连接延时输入端122。举例来说，第一三极管142可以是PNP型三极管。其中，当第一三极管142的基级电压满足要求时，第一三极管142才会导通，串行输出端112的信号才能够传输至延时输入端122，因此实现了数据信号的延时输入。

在一个具体的实施例中，延时单元140例如还包括：分压电路143，分压电路143与RC延时电路141并联，分压电路143包括：串联的第二电阻143a和第三电阻143b，第二电阻143a电连接延时输入端122，第一三极管142的基极电连接于第二电阻143a和第三电阻143b之间。其中，第二电阻143a和第三电阻143b对串行输出端112的电压进行分压，第一三极管142的发射极和基级之间的电压即第二电阻143a两端的电压，当第二电阻143a和第三电阻143b之间的电压值满足第一三极管142的基级要求时，第一三极管142才会导通，因此第二电阻143a和第三电阻143b进一步起到了延时的作用。第二电阻143a例如为5kΩ，第三电阻143b例如为5kΩ。

在一个具体的实施例中，分压电路143例如包括：第四电阻144，第四电阻144的一端电连接第一三极管142的集电极，第四电阻144的另一端接地。其中，第四电阻144用于保护第一三极管142，避免第一三极管142电流过大导致烧坏，第四电阻144例如为10kΩ。

在一个具体的实施例中，芯片级联显示电路100例如还包括：第二电容150，第二电容150一端电连接第一三极管142的集电极和延时输入端122，第二电容150的另一端接地。其中，第一三极管142导通后，第二芯片120的延时输入端122和接地端之间的电压能够与串行输出端112的电压相同，保证数据信号的准确传递；第二电容150避免延时输入端122和接地端之间短路。

在一个具体的实施例中，芯片级联显示电路100例如还包括：数据输入单元161；第一芯片110包括第一移位信号输入端113，第二芯片120包括第二移位信号输入端123，数据输入单元161同时电连接第一移位信号输入端113和第二移位信号输入端123。其中，数据输入单元161发送的数据信号经过第一芯片110和第二芯片120处理，第一芯片110和第二芯片120的移位寄存器接收数据信号，数据信号在移位脉冲的作用下左移或右移。

在一个具体的实施例中，芯片级联显示电路100例如还包括：移位信号发生器162；第一芯片110还包括：第一输入端114，移位信号发生器162电连接第一输入端114。其中，移位信号发生器162将数据信号发送至第一输入端114，第一输入端114可以由第一芯片110进行控制，使得该数据信号实现一定的延时，保证数据信号读入的可靠性。

在一个具体的实施例中，芯片级联显示电路100例如还包括：锁存时钟信号发生器163；第一芯片110包括第一锁存时钟信号输入端115，第二芯片120包括第二锁存时钟信号输入端124，锁存时钟信号发生器163电连接第一锁存时钟信号输入端115和第二锁存时钟信号输入端124。其中，锁存时钟信号发生器163将数据信号发送至第一锁存时钟信号输入端115和第二锁存时钟信号输入端124，第一芯片110的锁存寄存器给出锁存脉冲，串行输出端112和第一输出端111输出，并保持第一输入端114的值。

在一个具体的实施例中，串行输出端112的输出电压升高时，RC延时电路141进行延时，当串行输出端112的输出电压升高至U1时，第一三极管142导通，第一输入端114的数据信号由低电平转变为高电平，使得移位信号的上升沿更稳定的读取转换之前的低电平，保证数据信号的准确；串行输出端112的输出电压降低时，RC延时电路141进行延时，当串行输出端112的输出电压降低至U2时，第一三极管142闭合，第一输入端114的数据信号由高电平转变为低电平，使得移位信号的上升沿更稳定的读取转换之前的高电平，保证数据信号的准确。

在一个具体的实施例中，芯片级联显示电路100例如还包括：多个第二三极管171，其中，第二三极管171对应任意一个第二输出端121，即对应第二芯片120的Q0、Q1、Q2……Q7中的任意一个引脚。

优选的，第二三极管171例如为PNP型三极管，第二三极管171的基极电连接第五电阻172，第五电阻172电连接第二输出端121；第二三极管171的发射极电连接电源173；第二三极管171的集电极电连接显示输出单元130。其中，第五电阻172用于保护第二三极管171，第五电阻172的阻值例如为1kΩ；电源173的电压例如为5V。

进一步的，至少三个第二输出端121与显示输出单元130电连接，举例来说，Q0引脚用于输出高位信号，Q1引脚用于输出中位信号，Q5信号用于输出电加热信号，以控制显示输出单元130的两个数码管，此处不做限定。当然，Q0、Q1、Q2……Q7引脚，以及Q7′引脚，也可以均用于电连接显示输出单元130，从而至多控制八个数码管，因此采用级联的方式可以节省IO口的使用。

【第二实施例】

另一方面，本实用新型提供一种显示装置，显示装置包括如上述任一具体实施例提供的芯片级联显示电路100。其中，显示装置通过芯片级联显示电路100，能够延时输出第二芯片120的数据信号，保证数据信号的可靠性，从而显示正确。

优选的，显示装置例如为LED显示屏，此处不做限定。

【第三实施例】

再一方面，本实用新型提供一种空调器，空调器包括如上述任一具体实施例提供的显示装置，空调器还包括：空调器本体，显示装置设于空调器本体的前侧，用于显示空调器的运行状态和环境参数。其中，显示装置例如显示屏，空调器通过显示装置运行芯片级联显示电路100，能够准确显示运行状态和环境参数。

虽然本实用新型披露如上，但本实用新型并非限定于此。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各种更动与修改，因此本实用新型的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种芯片级联显示电路，其特征在于，包括：

第一芯片(110)，所述第一芯片(110)包括多个第一输出端(111)和串行输出端(112)；

第二芯片(120)，所述第二芯片(120)包括多个第二输出端(121)和延时输入端(122)；

显示输出单元(130)，所述显示输出单元(130)电连接所述第一输出端(111)和所述第二输出端(121)；

延时单元(140)，所述延时单元(140)电连接所述串行输出端(112)和所述延时输入端(122)。

2.根据权利要求1所述的芯片级联显示电路，其特征在于，所述延时单元(140)包括：RC延时电路(141)，所述RC延时电路(141)包括：第一电阻(141a)和第一电容(141b)，所述第一电阻(141a)电连接所述串行输出端(112)，所述第一电容(141b)电连接所述第一电阻(141a)远离所述第一电容(141b)的一端，所述第一电容(141b)远离所述第一电阻(141a)的一端接地。

3.根据权利要求2所述的芯片级联显示电路，其特征在于，所述延时单元(140)还包括：第一三极管(142)，所述第一三极管(142)的发射极电连接所述串行输出端(112)，所述第一三极管(142)的集电极电连接所述延时输入端(122)。

4.根据权利要求3所述的芯片级联显示电路，其特征在于，所述延时单元(140)还包括：分压电路(143)，所述分压电路(143)与所述RC延时电路(141)并联，所述分压电路(143)包括：串联的第二电阻(143a)和第三电阻(143b)，所述第二电阻(143a)电连接所述延时输入端(122)，所述第一三极管(142)的基极电连接于所述第二电阻(143a)和所述第三电阻(143b)之间。

5.根据权利要求4所述的芯片级联显示电路，其特征在于，所述分压电路(143)包括：第四电阻(144)，所述第四电阻(144)的一端电连接所述第一三极管(142)的集电极，所述第四电阻(144)的另一端接地。

6.根据权利要求4所述的芯片级联显示电路，其特征在于，所述芯片级联显示电路还包括：第二电容(150)，所述第二电容(150)一端电连接所述第一三极管(142)的集电极和所述延时输入端(122)，所述第二电容(150)的另一端接地。

7.根据权利要求1-6任一项所述的芯片级联显示电路，其特征在于，所述芯片级联显示电路还包括：数据输入单元(161)；

所述第一芯片(110)包括第一移位信号输入端(113)，所述第二芯片(120)包括第二移位信号输入端(123)，所述数据输入单元(161)同时电连接所述第一移位信号输入端(113)和所述第二移位信号输入端(123)。

8.根据权利要求1-6任一项所述的芯片级联显示电路，其特征在于，所述芯片级联显示电路还包括：移位信号发生器(162)；

所述第一芯片(110)还包括：第一输入端(114)，所述移位信号发生器(162)电连接所述第一输入端(114)。

9.根据权利要求1-6任一项所述的芯片级联显示电路，其特征在于，所述芯片级联显示电路还包括：锁存时钟信号发生器(163)；

所述第一芯片(110)包括第一锁存时钟信号输入端(115)，所述第二芯片(120)包括第二锁存时钟信号输入端(124)，所述锁存时钟信号发生器(163)电连接所述第一锁存时钟信号输入端(115)和所述第二锁存时钟信号输入端(124)。

10.一种显示装置，其特征在于，所述显示装置包括如权利要求1至9任一项所述的芯片级联显示电路。

11.一种空调器，其特征在于，所述空调器包括如权利要求10所述的显示装置，所述空调器还包括：空调器本体，所述显示装置设于所述空调器本体的前侧，用于显示所述空调器的运行状态和环境参数。

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