CN217543219U - 一种新型漏电流消隐电路 - Google Patents

Abstract

本实用新型提供了一种新型漏电流消隐电路，包括：第一分电路，所述第一分电路包括运算放大器和缓冲器，所述缓冲器的输入端连接于所述运算放大器的输出端；第二分电路，所述第二分电路连接于所述第一分电路，所述第二分电路包括电流源和若干MOS管。本实用新型设计巧妙，采用第一分电路和第二分电路的结合，实现了用极少的器件解决输出电压上飘问题，不仅结构简单，而且可靠性高，可实现LDO在全温度范围内可靠工作。

Description

一种新型漏电流消隐电路

技术领域

本实用新型涉及集成电路领域，更具体的说是，涉及一种新型漏电流消隐电路。

背景技术

随着便携式电子设备及小型化电子设备的需求越来越多，很多产品都是电池供电，对产品待机功耗要求越来越小，许多LDO的静态电流小于1uA，然而待机情况下LDO的输出电压会随着温度升高而上飘，是由于内部功率MOS的电阻随温度升高而增大的原因引起，芯片处于异常工作状态，LDO的异常工作会导致后面负载电子芯片损坏。

实用新型内容

本实用新型的目的是提供一种新型漏电流消隐电路。

本实用新型要解决的是现有电路在待机时存在的输出电压上飘的问题。

与现有技术相比，本实用新型技术方案及其有益效果如下：

一种新型漏电流消隐电路，包括：第一分电路，所述第一分电路包括运算放大器和缓冲器，所述缓冲器的输入端连接于所述运算放大器的输出端；第二分电路，所述第二分电路连接于所述第一分电路，所述第二分电路包括电流源和若干MOS管。

作为进一步改进的，所述运算放大器的同相输入端连接于所述基准电压端，所述运算放大器的第一端连接VDD，所述缓冲器的第一端连接VDD，所述第一分电路还包括：第一MOS管，所述第一MOS管的栅极连接于所述缓冲器的输出端，所述第一MOS管的源极连接VDD，所述第一MOS管的漏极接电压输出端；第一电阻，所述第一电阻的一端连接于电压输出端，所述第一电阻的另一端连接于所述运算放大器的反相输入端；第二电阻，所述第二电阻的一端连接于所述第一电阻的另一端，所述第二电阻的另一端接地。

作为进一步改进的，所述电流源的输入端连接VDD，所述第二分电路还包括：第二MOS管，所述第二MOS管的源极和栅极均连接于VDD；第三MOS管，所述第三MOS管的源极连接于所述第二MOS管的漏极；第四MOS管，所述第四 MOS管的栅极连接于其漏极，所述第四MOS管的栅极连接于所述第三MOS管的漏极；第五MOS管，所述第五MOS管的源极连接于所述第三MOS管的栅极，所述第五MOS管的漏极接VDD，所述第五MOS管的栅极连接于电压输出端；第六MOS管，所述第六MOS管的漏极连接于所述第三MOS管的栅极，所述第六MOS 管的源极接地；第七MOS管，所述第七MOS管的栅极连接于所述第六MOS管的栅极，所述第七MOS管的源极接地，所述第七MOS管的漏极连接于所述电流源的输出端；第八MOS管，所述第八MOS管的栅极连接于其漏极，所述第八MOS 管的源极连接于电压输出端；第九MOS管，所述第九MOS管的源极连接于所述第七MOS管的源极，所述第九MOS管的源极连接于所述电流源的输出端，所述第九MOS管的栅极连接于所述缓冲器的输出端，所述第九MOS管的漏极连接于所述第八MOS管的漏极；第十MOS管，所述第十MOS管的源极连接于电压输出端，所述第十MOS管的栅极连接于所述第八MOS管的栅极；第十一MOS管，所述第十一MOS管的栅极连接于所述第十MOS管的漏极，所述第十一MOS管的源极接地，所述第十一MOS管的漏极连接于其漏极；第十二MOS管，所述第十二 MOS管的漏极连接于电压输出端，所述第十二MOS管的源极接地，所述第十二 MOS管的栅极连接于所述第十一MOS管的栅极。

作为进一步改进的，所述第一MOS管、所述第二MOS管、所述第三MOS管、所述第八MOS管、所述第十MOS管均为PMOS管。

作为进一步改进的，所述第四MOS管、所述第五MOS管、所述第六MOS管、所述第七MOS管、所述第九MOS管、所述第十一MOS管、所述第十二MOS管均为NMOS管。

本实用新型的有益效果为：

本实用新型设计巧妙，采用第一分电路和第二分电路的结合，实现了用极少的器件解决输出电压上飘问题，不仅结构简单，而且可靠性高，可实现LDO 在全温度范围内可靠工作。

附图说明

图1是本实用新型实施例提供的一种新型漏电消隐电路结构示意图。

图2是本实用新型实施例提供的主要信号节点示意图。

图中：

1.第一分电路2.第二分电路

具体实施方式

为使本实用新型实施方式的目的、技术方案和优点更加清楚，下面将结合本实用新型实施方式中的附图，对本实用新型实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本实用新型一部分实施方式，而不是全部的实施方式。基于本实用新型中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本实用新型保护的范围。因此，以下对在附图中提供的本实用新型的实施方式的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施方式。基于本实用新型中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本实用新型保护的范围。

在本实用新型的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

参照图1所示，一种新型漏电流消隐电路，包括：第一分电路1，所述第一分电路1包括运算放大器AMP和缓冲器BUF，所述缓冲器BUF的输入端连接于所述运算放大器AMP的输出端；第二分电路2，所述第二分电路2连接于所述第一分电路1，所述第二分电路2包括电流源IB1和若干MOS管。

所述运算放大器AMP的同相输入端连接于所述基准电压端VREF，所述运算放大器AMP的第一端连接VDD，所述缓冲器BUF的第一端连接VDD，所述第一分电路1还包括：第一MOS管P1，所述第一MOS管P1的栅极连接于所述缓冲器 BUF的输出端，所述第一MOS管P1的源极连接VDD，所述第一MOS管P1的漏极接电压输出端VOUT；第一电阻R1，所述第一电阻R1的一端连接于电压输出端 VOUT，所述第一电阻R1的另一端连接于所述运算放大器AMP的反相输入端；第二电阻R2，所述第二电阻R2的一端连接于所述第一电阻R1的另一端，所述第二电阻R2的另一端接地。

所述电流源IB1的输入端连接VDD，所述第二分电路2还包括：第二MOS 管P2，所述第二MOS管P2的源极和栅极均连接于VDD；第三MOS管P3，所述第三MOS管P3的源极连接于所述第二MOS管P2的漏极；第四MOS管N1，所述第四MOS管N1的栅极连接于其漏极，所述第四MOS管N1的栅极连接于所述第三MOS管P3的漏极；第五MOS管N3，所述第五MOS管N3的源极连接于所述第三MOS管P3的栅极，所述第五MOS管N3的漏极接VDD，所述第五MOS管N3的栅极连接于电压输出端VOUT；第六MOS管N2，所述第六MOS管N2的漏极连接于所述第三MOS管P3的栅极，所述第六MOS管N2的源极接地；第七MOS管N4，所述第七MOS管N4的栅极连接于所述第六MOS管N2的栅极，所述第七MOS管 N4的源极接地，所述第七MOS管N4的漏极连接于所述电流源IB1的输出端；第八MOS管P4，所述第八MOS管P4的栅极连接于其漏极，所述第八MOS管P4 的源极连接于电压输出端VOUT；第九MOS管N5，所述第九MOS管N5的源极连接于所述第七MOS管N4的源极，所述第九MOS管N5的源极连接于所述电流源 IB1的输出端，所述第九MOS管N5的栅极连接于所述缓冲器BUF的输出端，所述第九MOS管N5的漏极连接于所述第八MOS管P4的漏极；第十MOS管P5，所述第十MOS管P5的源极连接于电压输出端VOUT，所述第十MOS管P5的栅极连接于所述第八MOS管P4的栅极；第十一MOS管N6，所述第十一MOS管N6的栅极连接于所述第十MOS管P5的漏极，所述第十一MOS管N6的源极接地，所述第十一MOS管N6的漏极连接于其漏极；第十二MOS管N7，所述第十二MOS管 N7的漏极连接于电压输出端VOUT，所述第十二MOS管N7的源极接地，所述第十二MOS管N7的栅极连接于所述第十一MOS管N6的栅极。

所述第一MOS管P1、所述第二MOS管P2、所述第三MOS管P3、所述第八 MOS管P4、所述第十MOS管P5均为PMOS管。

所述第四MOS管N1、所述第五MOS管N3、所述第六MOS管N2、所述第七 MOS管N4、所述第九MOS管N5、所述第十一MOS管N6、所述第十二MOS管N7 均为NMOS管。

本实用新型提供的一种新型漏电消隐电路的工作原理为：

运算放大器AMP、缓冲器BUF、P1管、第一电阻R1、第二电阻R2构成LDO 系统，实现输出VOUT电压稳定，P1管的是输出驱动功率管，提供输出负载驱动能力，随着芯片功耗降低，R1和R2流过的电流越来越突出，所以R1和R2 的电阻阻值需要不断增大以降低电阻电流，进而降低芯片整体静态电流，当系统整体静态电流小于1uA时，R1和R2流过的电流需要降低到0.1uA以下才可实现芯片各个支路电流分配合理，然而如此情况下功率管P1随着温度升高其漏电流可以达到1uA级别，远远超过电阻R1和R2的电流，使得R1和R2构成的反馈网络失效，导致VOUT的电压出现上飘情况。所以本电路设置P2管，其栅端和源端短接，通过N3和P3器件实现将VOUT电压传输到P2的漏端，即P2的漏端电压约等于VOUT电压，如此则通过P2管的漏电流模拟出P1管的漏电流大小，只需要适当调整P1和P2的器件比例即可实现P2的漏电流表征P1的漏电流大小，然后流过N4的电流与N1镜像，IB1提供一个基本偏置电流，即是提供一个漏电流阈值，当P2漏电流超过一定值则表示P1的漏电流导致R1和R2 低阻承受不了，所以接下来就是需要将N4的镜像电流通过N5、P4、P5、N6、 N7等一系列镜像放大输出到VOUT端，即通过N7的下拉电流用于抵消P1的漏电流，进而保护了R1和R2的反馈网络能够在高温情况下稳定工作。

当输出电压出现上飘趋势时候，此时的R1和R2的反馈已经失效了，所以对应的P1的栅电压为VDD电压，所以P1的栅电压接到N5管的栅端，目的就是将N5的管子打开，让P2漏电流通过镜像放大传输到N7管进行下拉用于抵消 P1漏电流。本技术方案是模拟漏电实施漏电流抵消原理，所以可以精准控制抵消，同时还可以进一步保证在高温下整个芯片的静态电流不会上升太多。如图 2所示，展示增加本电路结构前后的输出电压影响，结果是随着温度上升能够稳定输出电压。

以上实施例仅用以解释说明本实用新型的技术方案而非对其限制。本领域技术人员应当理解，未脱离本实用新型精神和范围的任何修改和等同替换，均应落入本实用新型权利要求的保护范围中。

Claims (5)

1.一种新型漏电流消隐电路，其特征在于，包括：

第一分电路，所述第一分电路包括：

运算放大器；

缓冲器，所述缓冲器的输入端连接于所述运算放大器的输出端；

第二分电路，所述第二分电路连接于所述第一分电路，所述第二分电路包括电流源和若干MOS管。

2.根据权利要求1所述的一种新型漏电流消隐电路，其特征在于，所述运算放大器的同相输入端连接于基准电压端，所述运算放大器的第一端连接VDD，所述缓冲器的第一端连接VDD，所述第一分电路还包括：

第一MOS管，所述第一MOS管的栅极连接于所述缓冲器的输出端，所述第一MOS管的源极连接VDD，所述第一MOS管的漏极接电压输出端；

第一电阻，所述第一电阻的一端连接于电压输出端，所述第一电阻的另一端连接于所述运算放大器的反相输入端；

第二电阻，所述第二电阻的一端连接于所述第一电阻的另一端，所述第二电阻的另一端接地。

3.根据权利要求2所述的一种新型漏电流消隐电路，其特征在于，所述电流源的输入端连接VDD，所述第二分电路还包括：

第二MOS管，所述第二MOS管的源极和栅极均连接于VDD；

第三MOS管，所述第三MOS管的源极连接于所述第二MOS管的漏极；

第四MOS管，所述第四MOS管的栅极连接于其漏极，所述第四MOS管的栅极连接于所述第三MOS管的漏极；

第五MOS管，所述第五MOS管的源极连接于所述第三MOS管的栅极，所述第五MOS管的漏极接VDD，所述第五MOS管的栅极连接于电压输出端；

第六MOS管，所述第六MOS管的漏极连接于所述第三MOS管的栅极，所述第六MOS管的源极接地；

第七MOS管，所述第七MOS管的栅极连接于所述第六MOS管的栅极，所述第七MOS管的源极接地，所述第七MOS管的漏极连接于所述电流源的输出端；

第八MOS管，所述第八MOS管的栅极连接于其漏极，所述第八MOS管的源极连接于电压输出端；

第九MOS管，所述第九MOS管的源极连接于所述第七MOS管的源极，所述第九MOS管的源极连接于所述电流源的输出端，所述第九MOS管的栅极连接于所述缓冲器的输出端，所述第九MOS管的漏极连接于所述第八MOS管的漏极；

第十MOS管，所述第十MOS管的源极连接于电压输出端，所述第十MOS管的栅极连接于所述第八MOS管的栅极；

第十一MOS管，所述第十一MOS管的栅极连接于所述第十MOS管的漏极，所述第十一MOS管的源极接地，所述第十一MOS管的漏极连接于其漏极；

第十二MOS管，所述第十二MOS管的漏极连接于电压输出端，所述第十二MOS管的源极接地，所述第十二MOS管的栅极连接于所述第十一MOS管的栅极。

4.根据权利要求3所述的一种新型漏电流消隐电路，其特征在于，所述第一MOS管、所述第二MOS管、所述第三MOS管、所述第八MOS管、所述第十MOS管均为PMOS管。

5.根据权利要求3所述的一种新型漏电流消隐电路，其特征在于，所述第四MOS管、所述第五MOS管、所述第六MOS管、所述第七MOS管、所述第九MOS管、所述第十一MOS管、所述第十二MOS管均为NMOS管。

Images