CN217181529U - 一种内存寻址电路、主板及电子设备 - Google Patents

Abstract

本实用新型实施例提供了一种内存寻址电路、主板及电子设备，内存寻址电路中包括处理器和至少两个内存芯片，内存芯片与处理器电连接，每个内存芯片的各个地址引脚连接有上拉电阻或下拉电阻，上拉电阻和下拉电阻用于和自身连接的地址引脚共同配置形成每个内存芯片的不同物理地址。从而，可将每个内存芯片通过同一个总线接口与处理器电连接，可以减少总线接口的占用。并且，由于每个内存芯片的物理地址不再重复，无需使用额外的存储芯片存储内存地址信息，在寻址过程中，不再经过额外的存储芯片查询获取内存地址，寻址方式更为简便。

Description

一种内存寻址电路、主板及电子设备

技术领域

本实用新型涉及内存控制技术领域，特别是涉及一种内存寻址电路、主板及电子设备。

背景技术

为提升电子设备的并行任务处理能力，增加内存芯片的数量成为一种有效的解决方案。随着内存芯片数量的增多，在使用中，CPU(Central Processing Unit，中央处理器)需要通过寻址对每一个内存芯片(或称为内存条)进行定位识别，以完成数据读写或故障定位。

目前，不同的内存芯片各自采用独立的总线与CPU连接，造成CPU上总线接口的额外占用；并且，为了便于CPU对不同内存芯片的定位寻址，需要额外的存储芯片存储内存芯片的地址信息，导致内存芯片的读取过程繁琐。

实用新型内容

鉴于上述问题，提出了克服上述问题或者至少部分地解决上述问题的一种内存寻址电路、主板及电子设备，以解决现有内存寻址电路过度占用CPU总线接口且内存芯片的读取过程繁琐的问题。

为了解决上述问题，第一方面，本实用新型公开了一种内存寻址电路，所述内存寻址电路包括处理器和至少两个内存芯片；

所述内存芯片与所述处理器电连接，每个所述内存芯片的各个地址引脚连接有上拉电阻或下拉电阻；

其中，所述上拉电阻和所述下拉电阻用于和自身连接的地址引脚共同配置形成每个所述内存芯片的不同物理地址。

可选地，每个所述内存芯片的所有地址引脚上所连接的上拉电阻和下拉电阻形成的组合各不相同。

可选地，所述内存芯片与所述处理器通过IIC总线电连接。

可选地，所述处理器包括至少两个内存控制器，每个所述内存控制器电连接有至少一个所述内存芯片。

可选地，每个所述内存芯片的物理地址依次递增或递减。

可选地，所述处理器至少为两个，至少两个所述处理器均与所述内存芯片电连接。

可选地，每个所述内存芯片的地址引脚的数量不超过三个。

可选地，所述内存芯片为双口RAM。

第二方面，本实用新型还公开了一种主板，包括前述的任一种内存寻址电路。

第三方面，本实用新型还公开了一种电子设备，包括前述的任一种主板。

本实用新型实施例包括以下优点：

本实用新型中提供一种内存寻址电路，该内存寻址电路中包括处理器和至少两个内存芯片，内存芯片与处理器电连接，每个内存芯片的各个地址引脚连接有上拉电阻或下拉电阻，上拉电阻和下拉电阻用于配置形成每个内存芯片的不同物理地址。从而，可将每个内存芯片通过同一个总线接口与处理器电连接，可以减少总线接口的占用。并且，由于每个内存芯片的物理地址不再重复，无需使用额外的存储芯片存储内存地址信息，在寻址过程中，不再经过额外的存储芯片查询获取内存地址，寻址方式更为简便。

附图说明

图1是本实用新型的第一种内存寻址电路的架构示意图；

图2是本实用新型的第二种内存寻址电路的架构示意图；

图3是本实用新型的第三种内存寻址电路的架构示意图；

图4是本实用新型的第四种内存寻址电路的架构示意图；

图5是本实用新型的第五种内存寻址电路的架构示意图。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

参照图1，本实用新型实施例提供了一种内存寻址电路，所述内存寻址电路包括处理器10和至少两个内存芯片20；

所述内存芯片20与所述处理器10电连接，每个所述内存芯片20的各个地址引脚连接有上拉电阻或下拉电阻；

其中，所述上拉电阻和所述下拉电阻和自身连接的地址引脚共同用于配置形成每个所述内存芯片20的不同物理地址。

具体而言，本实用新型实施例的内存寻址电路包括处理器10以及与处理器10电连接的至少两个内存芯片20。处理器10作为主设备，内存芯片20作为从设备，处理器10通过每个内存芯片20的物理地址从对应的内存芯片20读取数据或者向其写入数据。

每个内存芯片20均具有用于编码形成其物理地址的地址引脚，这些地址引脚上通过连接上拉电阻可以被配置为高电平，通过连接下拉电阻可以被配置为低电平。因此，不同地址引脚上高低电平的组合可以形成不同的物理地址，用以区分不同的内存芯片20。

示例性地，如图1所示，给出了处理器10上连接有两个内存芯片20的示意。图中，每个内存芯片20与处理器10的连接结构相同，以其中一个为例说明。图中的内存芯片20具有两个地址引脚，分别为第一地址引脚SA0和第二地址引脚SA1。

当第一地址引脚SA0和第二地址引脚SA1的电平信号均为低电平0时，其物理地址可以被配置为0X00；当第一地址引脚SA0的电平信号为低电平0，第二地址引脚SA1的电平信号为高电平1时，其物理地址可以被配置为0X01；当第一地址引脚SA0的电平信号为高电平1，第二地址引脚SA1的电平信号为低电平0时，其物理地址可以被配置为0X10；当第一地址引脚SA0和第二地址引脚SA1的电平信号均为高电平1时，其物理地址可以被配置为0X11。图中，两个内存芯片20的物理地址可以选择使用0X00、0X01、0X10和0X11中的任意两个，剩余两个还可以继续扩展连接内存芯片。因此，可见，该内存寻址电路中不会形成具有重复地址的内存芯片。

在传统方案中，由于每个内存芯片的地址引脚未充分利用，导致物理地址存在重复，因此针对每个内存芯片需要采用独立的总线接口进行区分。在本实用新型示例的内存寻址电路中，由于每个内存芯片的各个地址引脚连接有上拉电阻或下拉电阻，通过上拉电阻以及下拉电阻的组合配置形成了每个内存芯片的不同物理地址。因此，完全可以使所有内存芯片共用同一组总线、共享同一个总线接口，可以减少总线接口的占用。并且，由于每个内存芯片的物理地址不再重复，无需使用额外的存储芯片存储内存地址信息，在寻址过程中，不再经过额外的存储芯片查询获取内存地址，寻址方式更为简便。

可选地，参照图1，每个所述内存芯片20的所有地址引脚上所连接的上拉电阻和下拉电阻形成的组合各不相同。

具体而言，一种实施方式中，如图1所示，左边的内存芯片20的物理地址由连接在地址引脚SA0和SA1上的两个下拉电阻进行配置，右边的内存芯片20的物理地址由连接在地址引脚SA0上的上拉电阻和连接在地址引脚SA1上的下拉电阻进行配置。可以理解的是，随着地址引脚的增加，上拉电阻和下拉电阻的组合也会变多，能够支持配置更多的内存芯片。

可选地，参照图2，所述内存芯片20与所述处理器10通过I2C总线电连接。

具体而言，一种实施方式中，如图2所示，上述的内存芯片20可以通过I2C总线与处理器10电连接。I2C总线也叫IIC(Inter Integrated Circuit，集成电路)总线,是IICBus的简称，为一种串行通讯总线，采用多主从架构。I2C通过串行时钟线SCL将处理器10的一个GPIO引脚和内存芯片20的时钟信号引脚SCL连接，通过串行数据线SDA将处理器10的另一个GPIO引脚和内存芯片20的数据信号引脚SDA连接，在主从设备之间采用I2C协议实现信号传输，硬件结构较为简单。

可选地，所述处理器10包括至少两个内存控制器，每个所述内存控制器电连接有至少一个所述内存芯片20。

具体而言，一种实施方式中，处理器10内部包括的内存控制器越多，该处理器10便可以支持连接更多的内存芯片20。随着内存控制器的增多，每个内存控制器电连接有至少一个内存芯片20，内存芯片20可以选择性地连接在同一个内存控制器或者不同的内存控制器上。当两个内存芯片20分别连接在不同的内存控制器上时，即可以构成双通道模式，提高并行任务处理能力。

可选地，每个所述内存芯片20的物理地址依次递增或递减。

具体而言，一种实施方式中，由于内存芯片20的物理地址受到地址引脚上连接的上拉电阻和下拉电阻的配置。在配置物理地址时，可在每个地址引脚先连接下拉电阻，再逐个连接上拉电阻进行配置。从而在各个内存芯片20之间配置形成递增的物理地址(例如，从0X00递增至0X11)，反之可以配置形成递减的物理地址(例如，从0X11递减至0X00)。这种配置方式，可以使得物理地址更为有序，避免混乱出错。需要说明的是，当处理器10的数量大于一个时，所有内存芯片的物理地址也可以依次递增或递减排列。例如，连接在第二个处理器10上内存芯片的起始物理地址可以接着第一个处理器10上内存芯片的终止物理地址继续排列。

可选地，参照图3，所述处理器10至少为两个，至少两个所述处理器10均与所述内存芯片20电连接。

具体而言，一种实施方式中，当数据处理需要较强的计算能力时，上述的内存寻址电路中可以使用至少为两个处理器10，至少两个处理器10均与内存芯片20电连接。如图3所示，给出了两个处理器10同时与内存芯片20电连接的示意图，图中，内存芯片20通过总线连接在每个处理器10的总线接口上。对于每个处理器10而言，只需要提供一个总线接口即可。因此，提升计算能力的同时还不会占用过多接口。每个处理器10之间可根据实际使用场景以及处理器10的功能特点选择性地连接。

可选地，参照图4，每个所述内存芯片20的地址引脚的数量不超过三个。

具体而言，一种实施方式中，当通过I2C总线连接处理器10和内存芯片20时，由于I2C协议规定了一组I2C总线最多支持8个I2C接口器件。因此，可以使用的内存芯片20为最多具有三个地址引脚的芯片。例如，如图4的示意，内存芯片20的地址引脚分别为第一地址引脚SA0、第二地址引脚SA1和第三地址引脚SA2，那么内存芯片20的地址空间便可以为0X000至0X111，即一共八个地址，可以满足八个I2C接口器件使用。当使用两个处理器10进行数据处理时，可参照图5的示意，在将具有三个地址引脚八个的内存芯片20同时连接在两个处理器10上，以兼顾计算能力和并行任务处理能力。因此，三个地址引脚的内存芯片20可以充分利用I2C总线的上限，避免闲置浪费。

可选地，所述内存芯片20为双口RAM。

具体而言，一种实施方式中，双口RAM(Random Access Memory，随机存取存储器)有两组数据线与地址线，可以同时进行数据的读写操作，避免数据读写时的竞争冲突。

本实用新型还公开了一种主板，包括前述的任一种内存寻址电路。

具体而言，一种实施方式中，上述的内存寻址电路可以应用于普通商业办公设备或者工控设备的主板中，节省主板上的硬件接口，并改善主板的寻址性能。

本实用新型还公开了一种电子设备，包括前述的主板。

需要说明的是，本实用新型的电子设备可以包括前述的主板，该电子设备可以为普通个人计算机或者服务器设备，甚至于一些对并行任务处理能力要求较高的便携式电子设备也可以使用如上所述的主板。从而，提升电子设备性能及产品竞争力。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本实用新型所提供的一种内存寻址电路、主板及电子设备，进行了详细介绍，本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本实用新型的限制。

Claims (10)

1.一种内存寻址电路，其特征在于，所述内存寻址电路包括处理器和至少两个内存芯片；

所述内存芯片与所述处理器电连接，每个所述内存芯片的各个地址引脚连接有上拉电阻或下拉电阻；

其中，所述上拉电阻和所述下拉电阻用于和自身连接的地址引脚共同配置形成每个所述内存芯片的不同物理地址。

2.根据权利要求1所述的内存寻址电路，其特征在于，每个所述内存芯片的所有地址引脚上所连接的上拉电阻和下拉电阻形成的组合各不相同。

3.根据权利要求1所述的内存寻址电路，其特征在于，所述内存芯片与所述处理器通过IIC总线电连接。

4.根据权利要求1所述的内存寻址电路，其特征在于，所述处理器包括至少两个内存控制器，每个所述内存控制器电连接有至少一个所述内存芯片。

5.根据权利要求1所述的内存寻址电路，其特征在于，每个所述内存芯片的物理地址依次递增或递减。

6.根据权利要求1所述的内存寻址电路，其特征在于，所述处理器至少为两个，至少两个所述处理器均与所述内存芯片电连接。

7.根据权利要求1所述的内存寻址电路，其特征在于，每个所述内存芯片的地址引脚的数量不超过三个。

8.根据权利要求1所述的内存寻址电路，其特征在于，所述内存芯片为双口RAM。

9.一种主板，其特征在于，所述主板包括权利要求1至8任一项所述的内存寻址电路。

10.一种电子设备，其特征在于，所述电子设备包括权利要求9所述的主板。

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