CN216747888U - 一种基于FPGA Iserdes的频率计数装置 - Google Patents
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Abstract
本实用新型公开一种基于FPGA Iserdes的频率计数装置，其包括依次连接的放大整形电路、比较器、FPGA和CPU；被测信号连接放大整形电路；放大整形电路将被测信号放大整形后输出至比较器，比较器输出端与FPGA的输入端电性连接，FPGA的Iserdes将1路高频率的数据串并转换多路低频率的数据，多路低频率数据并行输出至FPGA的频率计数单元，频率计数单元单独对8路数据进行频率计数，频率计数单元的输出端连接至CPU的输入端，CPU对频率计数进行汇总以显示输出。本实用新型解决FPGA内部逻辑无法统计高频信号的问题，又可以不采用额外的硬件成本，实现高频率的频率计。
Description
技术领域
本实用新型涉及频率计数器，尤其涉及一种基于FPGA Iserdes的频率计数装置。
背景技术
频率计又称为频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器。测量频率的方法有很多，其中最常用的方法是计数器法，计数单位时间内被测信号的脉冲数，然后显示频率值。这种方法测量精确度高、快速，适合不同频率、不同精确度测频的需要。
在一个测量周期过程中，被测周期信号在输入电路中经过放大、整形、微分操作之后形成特定周期的窄脉冲，送到FPGA的接收端。FPGA的另外一个输入端为时基电路产生电路产生的闸门脉冲。在闸门脉冲开启期间，FPGA才开始计数特定周期的窄脉冲的个数，并将统计最终的个数发送给计数器的显示电路，显示最终的频率值。
由于FPGA 内部逻辑时钟频率有限，当被测周期信号的频率太快，FPGA 无法完成精确的计数。
发明内容
本实用新型的目的在于提供一种基于FPGA Iserdes的频率计数装置。
本实用新型采用的技术方案是：
一种基于FPGA Iserdes的频率计数装置，其包括依次连接的放大整形电路、比较器、FPGA和CPU；被测信号连接放大整形电路；放大整形电路将被测信号放大整形后输出至比较器，比较器将模拟信号变成数字信号，比较器输出端与FPGA的输入端电性连接，FPGA的Iserdes将1路高频率的数据串并转换为多路低频率的数据，多路低频率数据并行输出至FPGA的频率计数单元，频率计数单元单独对8路数据进行频率计数，频率计数单元的输出端连接至CPU的输入端，CPU对频率计数进行汇总以显示输出。
进一步地，CPU的输出端连接有显示电路，显示电路进行频率的显示展示。
进一步地，Iserdes 的模式采用SDR模式。
进一步地，Iserdes数据的位宽设置为8bit。
进一步地，Iserdes的时钟设置为系统时钟125M。
进一步地，整形电路采用现有成熟技术，整形电路包括依次连接的AC-DC 选择电路、
阻抗转换电路、直流电平调节电路和驱动电路。
本实用新型采用以上技术方案，由FPGA的Iserdes将1路高频率的数据串并转换多路低频率的数据，FPGA的频率计数单元单独对8路数据进行频率计数以算出频率，进而完成了对高频信号的计数，并通过CPU 将计算的出的频率显示到显示电路中。本实用新型解决FPGA内部逻辑无法统计高频信号的问题，又可以不采用额外的硬件成本，实现高频率的频率计。
附图说明
以下结合附图和具体实施方式对本实用新型做进一步详细说明；
图1为本实用新型一种基于FPGA Iserdes的频率计数装置的电路原理示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图对本申请实施例中的技术方案进行清楚、完整地描述。
如图1所示，本实用新型公开了一种基于FPGA Iserdes的频率计数装置，其包括依次连接的放大整形电路、比较器、FPGA和CPU；被测信号连接放大整形电路；放大整形电路将被测信号放大整形后输出至比较器，比较器将模拟信号变成数字信号，比较器输出端与FPGA的输入端电性连接，FPGA的Iserdes将1路高频率的数据串并转换多路低频率的数据，多路低频率数据并行输出至FPGA的频率计数单元，频率计数单元单独对8路数据进行频率计数，频率计数单元的输出端连接至CPU的输入端，CPU对频率计数进行汇总以显示输出。
具体地，将FPGA 接收到的高速数据输入到ISerdes 的D（数据输入端），Iserdes的D1,D2 D3 D4 ,D5 D6 D7 D8的8路输出数据接入FPGA的频率计数单元。
进一步地，CPU的输出端连接有显示电路，显示电路进行频率的显示展示。
进一步地，由于数据的为0, 1 ，因此设置Iserdes 的模式为SDR。
进一步地，Iserdes数据的位宽设置为8bit，将原来1个1bit 的快速数据设置为8bit 的慢速数据，实现了串并转换，将高速数据转为低速数据。
进一步地，Iserdes接口方式设置为默认；Iserdes的时钟设置为系统时钟125M。
本实用新型采用以上技术方案，由FPGA的Iserdes将1路高频率的数据串并转换多路低频率的数据，FPGA的频率计数单元单独对8路数据进行频率计数以算出频率，进而完成了对高频信号的计数，并通过CPU 将计算的出的频率显示到显示电路中。本实用新型解决FPGA内部逻辑无法统计高频信号的问题，又可以不采用额外的硬件成本，实现高频率的频率计。
显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
Claims (5)
1. 一种基于FPGA Iserdes的频率计数装置，其特征在于：其包括依次连接的放大整形电路、比较器、FPGA和CPU；被测信号连接放大整形电路 ；放大整形电路将被测信号放大整形后输出至比较器 ，比较器将模拟信号变成数字信号，比较器输出端与FPGA的输入端电性连接，FPGA的Iserdes将1路高频率的数据串并转换为多路低频率的数据，多路低频率数据并行输出至FPGA的频率计数单元 ，频率计数单元单独对8路数据进行频率计数，频率计数单元的输出端连接至CPU的输入端，CPU对频率计数进行汇总以显示输出。
2. 根据权利要求1所述的一种基于FPGA Iserdes的频率计数装置，其特征在于：CPU的输出端连接有显示电路，显示电路进行频率的显示展示。
3. 根据权利要求1所述的一种基于FPGA Iserdes的频率计数装置，其特征在于：Iserdes 的模式采用SDR模式。
4. 根据权利要求1所述的一种基于FPGA Iserdes的频率计数装置，其特征在于：Iserdes数据的位宽设置为8bit。
5. 根据权利要求1所述的一种基于FPGA Iserdes的频率计数装置，其特征在于：Iserdes的时钟设置为系统时钟125M。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202123367515.XU CN216747888U (zh) | 2021-12-29 | 2021-12-29 | 一种基于FPGA Iserdes的频率计数装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202123367515.XU CN216747888U (zh) | 2021-12-29 | 2021-12-29 | 一种基于FPGA Iserdes的频率计数装置 |
Publications (1)
| Publication Number | Publication Date |
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| CN216747888U true CN216747888U (zh) | 2022-06-14 |
Family
ID=81938240
Family Applications (1)
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| CN202123367515.XU Active CN216747888U (zh) | 2021-12-29 | 2021-12-29 | 一种基于FPGA Iserdes的频率计数装置 |
Country Status (1)
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|---|---|
| CN (1) | CN216747888U (zh) |
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2021
- 2021-12-29 CN CN202123367515.XU patent/CN216747888U/zh active Active
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