CN216414182U - 交错并联控制电路、最大功率点跟踪控制器及光伏优化器 - Google Patents

交错并联控制电路、最大功率点跟踪控制器及光伏优化器 Download PDF

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CN216414182U CN202122408556.2U CN202122408556U CN216414182U CN 216414182 U CN216414182 U CN 216414182U CN 202122408556 U CN202122408556 U CN 202122408556U CN 216414182 U CN216414182 U CN 216414182U
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罗丽珍
彭文博
赵东明
高虎
陈雄飞
肖平
杨萍
鞠进
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    • Y02E10/56—Power conversion systems, e.g. maximum power point trackers

Abstract

本申请提出了一种交错并联控制电路、最大功率点跟踪控制器及光伏优化器，其中，交错并联控制电路包括：第一电感的第一端与电源模块的第一端连接，第一晶体管的第一端与第一电感的第二端连接，第二端与电源模块的第二端连接，电容的第一端与电源模块的第二端连接，第二晶体管的第一端与电容的第二端连接，第二晶体管的第二端与第一电感的第二端连接，第二电感的第一端与电源模块的第一端连接，第三晶体管的第一端与第二电感的第二端连接，第二端与电源模块的第二端连接，第四晶体管的第一端与电容的第二端连接，第四晶体管的第二端与第二电感的第二端连接，负载与电容并联，大大降低了功耗，提高了电路整体效率，且散热均匀，避免局部因高温损坏。

Description

交错并联控制电路、最大功率点跟踪控制器及光伏优化器
技术领域
本申请涉及电子电路技术领域，尤其涉及一种交错并联控制电路、最大功率点跟踪控制器及光伏优化器。
背景技术
Boost电路(Boost Chopper，升压变换电路)在电子电路设计中有着广泛的应用，特别是各种电源电路和太阳能控制电路中。同步整流技术是为提高低电压系统开关电路效率而发展起来的，主要方法是在二极管导通期间，用导通的金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)并联，使二极管两端的电压降为最低，实现电路最低功耗。交错并联控制技术是应用在多个开关变换器并联而开关频率相同的场合，控制各变换器功率管交错工作的一种控制策略，多个开关变换器对应多路boost电路。
相关技术中，通常流经二极管的电感电流在大功率场合会比较大，导致二极管上的功耗很大，使得整个boost电路的效率大大降低，且局部散热效果不佳，局部容易因高温损坏。
发明内容
本申请旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本申请的第一个目的在于提出一种交错并联控制电路，大大降低了功耗，提高了电路整体效率，且散热均匀，避免局部因高温损坏。
本申请的第二个目的在于提出一种最大功率点跟踪控制器。
本申请的第三个目的在于提出一种光伏优化器。
为达上述目的，本申请第一方面实施例提出了一种交错并联控制电路，包括：电源模块；第一电感，所述第一电感的第一端与所述电源模块的第一端连接；第一晶体管，所述第一晶体管的第一端与所述第一电感的第二端连接，所述第一晶体管的第二端与所述电源模块的第二端连接；电容，所述电容的第一端与所述电源模块的第二端连接；第二晶体管，所述第二晶体管的第一端与所述电容的第二端连接，所述第二晶体管的第二端与所述第一电感的第二端连接；第二电感，所述第二电感的第一端与所述电源模块的第一端连接；第三晶体管，所述第三晶体管的第一端与所述第二电感的第二端连接，所述第三晶体管的第二端与所述电源模块的第二端连接；第四晶体管，所述第四晶体管的第一端与所述电容的第二端连接，所述第四晶体管的第二端与所述第二电感的第二端连接；负载，所述负载的第一端与所述电容的第一端连接，所述负载的第二端与所述电容的第二端连接；其中，所述第一晶体管和所述第二晶体管中的一个导通时，另一个截止，所述第三晶体管和所述第四晶体管中的一个导通时，另一个截止。
本申请实施例提出的交错并联控制电路，第一电感的第一端与电源模块的第一端连接，第一晶体管的第一端与第一电感的第二端连接，第一晶体管的第二端与电源模块的第二端连接，电容的第一端与电源模块的第二端连接，第二晶体管的第一端与电容的第二端连接，第二晶体管的第二端与第一电感的第二端连接，第二电感的第一端与电源模块的第一端连接，第三晶体管的第一端与第二电感的第二端连接，第三晶体管的第二端与电源模块的第二端连接，第四晶体管的第一端与电容的第二端连接，第四晶体管的第二端与第二电感的第二端连接，负载的第一端与电容的第一端连接，负载的第二端与电容的第二端连接，其中，第一晶体管和第二晶体管中的一个导通时，另一个截止，第三晶体管和第四晶体管中的一个导通时，另一个截止。本申请实施例提出的交错并联控制电路，通过采用晶体管代替常规交错并联控制电路中boost电路中的二极管，使晶体管导通时都可以处于饱和导通，大大降低了功耗，提高了电路整体效率，通过4种状态交错工作，使得散热均匀，避免局部因高温损坏。
根据本申请的一个实施例，一个开关周期内，所述第一晶体管和所述第二晶体管的导通时间相同，所述第三晶体管和所述第四晶体管的导通时间相同。
根据本申请的一个实施例，一个所述开关周期内，所述第一晶体管和所述第三晶体管的导通时间相同。
根据本申请的一个实施例，所述第一电感和所述第二电感的电感值相同，所述电感值满足以下条件：iripple＝Vinton/L；其中，所述iripple为实际的输入电流纹波，小于或者等于预设的输入电流纹波阈值，Vin为输入电压，所述ton为一个所述开关周期内所述第一晶体管的导通时间，所述L为所述电感值。
根据本申请的一个实施例，所述第一电感和所述第二电感的电感值相同，所述电感值满足以下条件：L≥0.5D(1-D)2RTs；其中，所述L为所述电感值，所述D为一个所述开关周期内所述第一晶体管的占空比，所述R为所述负载的阻值，所述Ts为所述开关周期。
根据本申请的一个实施例，所述电容的电容值满足以下条件：C＝Io/(2Vripplefs)；其中，所述C为所述电容值，所述Io为输出电流，所述Vripple为实际的输出电压纹波，小于或者等于预设的输出电压纹波阈值，所述fs为开关频率。
根据本申请的一个实施例，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管中的至少一个为金属-氧化物半导体场效应晶体管。
根据本申请的一个实施例，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管的控制端用于输入方波信号。
为达上述目的，本申请第二方面实施例提出了一种最大功率点跟踪控制器，包括：如本申请第一方面实施例所述的交错并联控制电路。
为达上述目的，本申请第三方面实施例提出了一种光伏优化器，包括：如本申请第二方面实施例所述的最大功率点跟踪控制器。
本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1是根据本申请一个实施例的常规boost电路的结构示意图；
图2是根据本申请一个实施例的交错并联控制电路的结构示意图；
图3是根据本申请一个实施例的交错并联控制电路的基本原理图；
图4是根据本申请一个实施例的交错并联控制电路的工作原理图一；
图5是根据本申请一个实施例的交错并联控制电路的工作原理图二；
图6是根据本申请一个实施例的交错并联控制电路的工作原理图三；
图7是根据本申请一个实施例的交错并联控制电路的工作原理图四；
图8是根据本申请一个实施例的最大功率点跟踪控制器的框图；
图9是根据本申请一个实施例的最大光伏优化器的框图。
具体实施方式
下面详细描述本申请的实施例，实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。
为清楚说明本申请实施例的交错并联控制电路、最大功率点跟踪控制器及光伏优化器，下面先对常规boost电路进行描述。如图1所示，常规boost电路包括：电源模块101、第一电感102、第一晶体管103、电容104、二极管105和负载106。当第一晶体管103导通时，电源模块101给第一电感102充电，当第一晶体管103截止时，第一电感102电流通过电容104和二极管105给电容104充电。如此往复，电容104的电压达到一稳定值。第一晶体管103的导通截止由方波信号，例如脉冲宽度调制(Pulse width modulation，PWM) 信号控制。假设PWM信号的占空比为D，则输出电压Vout＝Vin·11－D，因为D＜1，所以该电路能实现升压的功能。通常流经二极管105的电流就是第一电感102的电流，在大功率场合，这个电流会比较大，从而二极管105上的功耗会很大，使得整个boost电路的效率大大降低。为改变这一状态，如图2所示的交错并联控制电路，在每路boost电路中，本申请将二极管105用另一个晶体管即第三晶体管203、第四晶体管204取代，整体功耗得到了很大的改善。且采用4个晶体管，通过4种状态交错工作，使得散热均匀，避免局部因高温损坏。
下面结合附图来描述本申请实施例的交错并联控制电路、最大功率点跟踪控制器及光伏优化器。
图2是根据本申请一个实施例的交错并联控制电路的结构示意图，如图2所示，本申请实施例的交错并联控制电路具体可包括：电源模块101、第一电感102、第一晶体管103、电容104、第二晶体管201、第二电感202、第三晶体管203、第四晶体管204和负载106，其中：
第一电感102的第一端与电源模块101的第一端连接，第一晶体管103的第一端与第一电感102的第二端连接，第一晶体管103的第二端与电源模块101的第二端连接，电容104的第一端与电源模块101的第二端连接，第二晶体管201的第一端与电容104的第二端连接，第二晶体管201的第二端与第一电感102的第二端连接，第二电感202的第一端与电源模块101的第一端连接，第三晶体管203的第一端与第二电感202的第二端连接，第三晶体管203的第二端与电源模块101的第二端连接，第四晶体管204的第一端与电容 104的第二端连接，第四晶体管204的第二端与第二电感202的第二端连接，负载106的第一端与电容104的第一端连接，负载106的第二端与电容104的第二端连接，其中，第一晶体管103和第二晶体管201中的一个导通时，另一个截止，第三晶体管203和第四晶体管204中的一个导通时，另一个截止。
本申请实施例中，电源模块101的第一端可以是电源模块101的正极，例如图3所示的交错并联控制电路的基本原理图，也可以是电源模块101的负极。进一步的，电源模块101的第一端为电源模块101的正极时，电源模块101的第二端为电源模块101的负极，如图3所示；电源模块101的第一端为电源模块101的负极时，电源模块101的第二端为电源模块101的正极。
本领域技术人员可以理解，电源模块101具体可以为蓄电池等直流电源模块。第一电感102、第一晶体管103和第二晶体管201构成第一路boost电路，作为第一个开关变换器，第二电感202、第三晶体管203和第四晶体管204构成第二路boost电路，作为第二个开关变换器。第一晶体管103和第三晶体管203作为功率管，第二晶体管201和第四晶体管204 作为同步整流管。
本申请实施例一种可能的实现方式中，一个开关周期内，每个开关变换器中的功率管和同步整流管分别导通相同时间，即第一晶体管103和第二晶体管201的导通时间相同，第三晶体管203和第四晶体管204的导通时间相同。不同开关变换器中的功率管分别导通相同时间，即第一晶体管103和第四晶体管204的导通时间相同。综上，一个开关周期内，第一晶体管103、第二晶体管201、第三晶体管203和第四晶体管204中任意两个的导通时间都相同。其中，作为功率管的第一晶体管103和第三晶体管203控制端输入的驱动信号相位相差180°。
本申请实施例一种可能的实现方式中，第一电感102和第二电感202的电感值相同，电感值满足以下条件：
iripple＝Vinton/L(1)
其中，iripple为实际的输入电流纹波，小于或者等于预设的输入电流纹波阈值，例如5％， Vin为输入电压，ton为一个开关周期内功率管的导通时间也即第一晶体管103的导通时间， L为电感值。其中，L＝L1＝L2，iripple＝i1ripple＝i2ripple，ton＝t1on＝t2on，L1为第一电感102的电感值，L2为第二电感202的电感值，i1ripple为第一路boost电路实际的输入电流波纹，i2ripple为第二路boost电路实际的输入电流波纹，t1on为一个开关周期内第一晶体管103的导通时间，t2on为一个开关周期内第三晶体管203的导通时间。
本申请实施例中，第一电感102和第二电感202的电感值相同，为保证主电路工作在电感电流连续模式，电感值需满足以下条件：
L≥0.5D(1-D)2RTs (2)
其中，L为电感值，D为一个开关周期内功率管的占空比也即第一晶体管103的占空比，即一个开关周期内第一晶体管103导通时间与开关周期的比值，R为负载106的阻值，Ts为开关周期。其中，L＝L1＝L2，D＝D1＝D2，L1为第一电感102的电感值，L2为第二电感202的电感值，D1为一个开关周期内第一晶体管103的占空比，D2为一个开关周期内第三晶体管203的占空比。
本申请实施例中，电容104具体用于减小输出电压纹波及保持输出电压稳定，电容104 的电容值需满足以下条件：
C＝Io/(2Vripplefs) (3)
其中，C为电容值，Io为输出电流，Vripple为实际的输出电压纹波，小于或者等于预设的输出电压纹波阈值，fs为开关频率。
其中，第一晶体管103、第二晶体管201、第三晶体管203和第四晶体管204中的至少一个具体可以为金属-氧化物半导体场效应晶体管MOSFET，简称MOS管。作为一种可行实施方式，如图3所示，第一晶体管103、第二晶体管201、第三晶体管203和第四晶体管204具体可为N型金属-氧化物半导体场效应晶体管(N-Metal-Oxide-Semiconductor Field-EffectTransistor，NMOSFET)，简称NMOS管。进一步的，考虑到该电路中功率管及同步整流管的实际电压电流应力，第一晶体管103、第二晶体管201、第三晶体管203和第四晶体管204具体可选用BSC060N10NS3型号的MOSFET。
本申请实施例中，交错并联控制电路可以通过方波信号控制第一晶体管103、第二晶体管201、第三晶体管203和第四晶体管204的导通或截止，方波信号具体可为脉冲宽度调制(Pulse width modulation，PWM)信号。其中，第一晶体管103、第二晶体管201、第三晶体管203和第四晶体管204的控制端用于输入该方波信号。本领域技术人员可以理解，当方波信号为低电平时，采用NMOS管的第一晶体管103、第二晶体管201、第三晶体管 203和第四晶体管204导通，当方波信号为高电平时，采用NMOS管的第一晶体管103、第二晶体管201、第三晶体管203和第四晶体管204截止。
此处需要说明的是，PWM信号由专用电路产生，它的频率决定了第一电感102和/或第二电感202电感值的大小。一般希望电感值越小越好，所以在实际电路设计中希望得到较高的PWM信号频率。同时为得到较高的电压精度，电容104也希望设置得越小越好。
进一步的，在电感电流连续模式下，电路可能出现以下4种工作状态：状态1(如图4所示)，作为功率管的第一晶体管103和第三晶体管203导通，作为同步整流管的第二晶体管201和第四晶体管204关断，电感电流iL1和iL2均线性上升，电容104释放电能；状态2(如图5所示)，作为功率管的第一晶体管103导通，第三晶体管203关断，作为同步整流管的第二晶体管201关断，第四晶体管204导通，电感电流iL1线性上升，iL2线性下降；状态3(如图6所示)，作为功率管的第一晶体管103和第三晶体管203关断，作为同步整流管的第二晶体管201和第四晶体管204导通，电感电流iL1和iL2均线性下降，电容104储存电能；状态4(如图7所示)，作为功率管的第一晶体管103关断，第三晶体管203导通，作为同步整流管的第二晶体管201导通，第四晶体管204关断，电感电流iL1线性下降，iL2线性上升。
此处需要说明的是，电路输出端接能馈式电子负载第2级DC/DC变换器(Directcurrent-Direct current converter，别称开关调整器)，为保证作为功率管的第一晶体管103 和作为同步整流管的第二晶体管201之间，以及作为功率管的第三晶体管203和作为同步整流管的第四晶体管204之间不会发生直通，驱动信号之间需要加死区。
本申请实施例提出的交错并联控制电路，第一电感的第一端与电源模块的第一端连接，第一晶体管的第一端与第一电感的第二端连接，第一晶体管的第二端与电源模块的第二端连接，电容的第一端与电源模块的第二端连接，第二晶体管的第一端与电容的第二端连接，第二晶体管的第二端与第一电感的第二端连接，第二电感的第一端与电源模块的第一端连接，第三晶体管的第一端与第二电感的第二端连接，第三晶体管的第二端与电源模块的第二端连接，第四晶体管的第一端与电容的第二端连接，第四晶体管的第二端与第二电感的第二端连接，负载的第一端与电容的第一端连接，负载的第二端与电容的第二端连接，其中，第一晶体管和第二晶体管中的一个导通时，另一个截止，第三晶体管和第四晶体管中的一个导通时，另一个截止。本申请实施例提出的交错并联控制电路，通过采用晶体管代替常规交错并联控制电路中boost电路中的二极管，使晶体管导通时都可以处于饱和导通，大大降低了功耗，提高了电路整体效率，通过4种状态交错工作，使得散热均匀，避免局部因高温损坏。
基于上述实施例，本申请实施例还提出一种最大功率点跟踪(Maximum PowerPoint Tracking)控制器，如图8所示，本申请实施例的最大功率点跟踪控制器801包括：如上述实施例所示的交错并联控制电路802。
基于上述实施例，本申请实施例还提出一种光伏优化器，如图9所示，本申请实施例的光伏优化器901包括：如上述实施例所示的最大功率点跟踪控制器801。
在本申请中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种交错并联控制电路，其特征在于，包括：
电源模块；
第一电感，所述第一电感的第一端与所述电源模块的第一端连接；
第一晶体管，所述第一晶体管的第一端与所述第一电感的第二端连接，所述第一晶体管的第二端与所述电源模块的第二端连接；
电容，所述电容的第一端与所述电源模块的第二端连接；
第二晶体管，所述第二晶体管的第一端与所述电容的第二端连接，所述第二晶体管的第二端与所述第一电感的第二端连接；
第二电感，所述第二电感的第一端与所述电源模块的第一端连接；
第三晶体管，所述第三晶体管的第一端与所述第二电感的第二端连接，所述第三晶体管的第二端与所述电源模块的第二端连接；
第四晶体管，所述第四晶体管的第一端与所述电容的第二端连接，所述第四晶体管的第二端与所述第二电感的第二端连接；
负载，所述负载的第一端与所述电容的第一端连接，所述负载的第二端与所述电容的第二端连接；
其中，所述第一晶体管和所述第二晶体管中的一个导通时，另一个截止，所述第三晶体管和所述第四晶体管中的一个导通时，另一个截止。
2.根据权利要求1所述的交错并联控制电路，其特征在于，一个开关周期内，所述第一晶体管和所述第二晶体管的导通时间相同，所述第三晶体管和所述第四晶体管的导通时间相同。
3.根据权利要求2所述的交错并联控制电路，其特征在于，一个所述开关周期内，所述第一晶体管和所述第三晶体管的导通时间相同。
4.根据权利要求3所述的交错并联控制电路，其特征在于，所述第一电感和所述第二电感的电感值相同，所述电感值满足以下条件：
iripple＝Vinton/L；
其中，所述iripple为实际的输入电流纹波，小于或者等于预设的输入电流纹波阈值，Vin为输入电压，所述ton为一个所述开关周期内所述第一晶体管的导通时间，所述L为所述电感值。
5.根据权利要求3所述的交错并联控制电路，其特征在于，所述第一电感和所述第二电感的电感值相同，所述电感值满足以下条件：
L≥0.5D(1-D)2RTs；
其中，所述L为所述电感值，所述D为一个所述开关周期内所述第一晶体管的占空比，所述R为所述负载的阻值，所述Ts为所述开关周期。
6.根据权利要求3所述的交错并联控制电路，其特征在于，所述电容的电容值满足以下条件：
C＝Io/(2Vripplefs)；
其中，所述C为所述电容值，所述Io为输出电流，所述Vripple为实际的输出电压纹波，小于或者等于预设的输出电压纹波阈值，所述fs为开关频率。
7.根据权利要求1所述的交错并联控制电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管中的至少一个为金属-氧化物半导体场效应晶体管。
8.根据权利要求1所述的交错并联控制电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管的控制端用于输入方波信号。
9.一种最大功率点跟踪控制器，其特征在于，包括：如权利要求1-8任一项所述的交错并联控制电路。
10.一种光伏优化器，其特征在于，包括：如权利要求9所述的最大功率点跟踪控制器。
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