CN216118318U - 像素排列结构、阵列基板及显示面板 - Google Patents

Abstract

本实用新型实施例提供一种像素排列结构，包括多条扫描线、多条数据线以及由多条扫描线和多条数据线绝缘交叉限定形成的多个像素单元，每个像素单元内设有两个像素电极，以与同一条数据线相连的四个像素电极为一组像素电极组，每组像素电极组包括第一像素电极、第二像素电极、第三像素电极和第四像素电极；每组像素电极组中，第一像素电极和第二像素电极分别位于数据线左右相邻的两个像素单元内，且第一像素电极和第二像素电极均靠近数据线设置；第三像素电极和第四像素电极位于与第一像素电极和第二像素电极相邻的一行像素单元，第三像素电极和第四像素电极位于与数据线相邻的同一个像素单元内。本实用新型实施例还提供一种阵列基板及显示面板。

Description

像素排列结构、阵列基板及显示面板

技术领域

本实用新型涉及液晶显示技术领域，尤其是涉及一种像素排列结构、阵列基板及显示面板。

背景技术

随着显示技术的发展，液晶显示面板(Liquid Crystal Display，LCD)因其轻便、低辐射等优点越来越受到人们的欢迎。液晶显示面板包括对置的彩膜基板(color filter，CF)和阵列基板(TFT array substrate)以及夹置在两者之间的液晶层(LC layer)，阵列基板上设有多个呈阵列分布的像素(pixel)单元，每个像素单元内设有像素电极，每个像素电极通过薄膜晶体管开关(TFT)与对应的扫描线和数据线相连。

如图1所示，图1为现有技术中采用Dual gate架构(双栅架构)的阵列基板的电路结构示意图，其具有节省一半的源极驱动IC(source IC)，降低Source Loading(数据信号负载，或称为源极负载)的优点，但由于其一般采用以两个像素单元为一组进行点反转(dotinversion)的驱动方式，故功耗比较高。

如图2及图3所示，图2为现有技术中采用Dual gate+Z架构(双栅架构+像素电极呈Z形分布)的阵列基板的电路结构示意图，图3为现有技术中采用Dual gate+Z架构的阵列基板中薄膜晶体管开关5的分布示意图。采用Dual gate+Z架构的阵列基板一般采用列反转(column inversion)的驱动方式，故其具有功耗较低的优点，但由于其相邻的薄膜晶体管开关5之间距离较近(为了使相邻的薄膜晶体管开关5之间保持足够的距离，在设计时会增加额外的空间)，且源极走线复杂，故薄膜晶体管开关5额外增加了占用空间，使得开口率较低。故需要设计一种低功耗、高开口率的薄膜晶体管开关阵列基板。

实用新型内容

本实用新型的目的是提供一种像素排列结构，旨在解决上述背景技术存在的不足，既能够降低功耗、提高开口率，而且无需增加光罩制程。

本实用新型提供一种像素排列结构，包括多条扫描线、多条数据线以及由多条所述扫描线和多条所述数据线绝缘交叉限定形成的多个像素单元，每个所述像素单元内设有两个像素电极，每个所述像素电极通过薄膜晶体管开关与对应的所述扫描线和所述数据线相连，以与同一条所述数据线相连的四个所述像素电极为一组像素电极组，每组所述像素电极组包括第一像素电极、第二像素电极、第三像素电极和第四像素电极；每组所述像素电极组中，所述第一像素电极和所述第二像素电极位于同一行像素单元，所述第一像素电极和所述第二像素电极分别位于所述数据线左右相邻的两个所述像素单元内，所述第一像素电极和所述第二像素电极分别位于所述数据线的左右两侧，且所述第一像素电极和所述第二像素电极均靠近所述数据线设置；所述第三像素电极和所述第四像素电极位于与所述第一像素电极和所述第二像素电极相邻的一行像素单元，所述第三像素电极和所述第四像素电极位于与所述数据线相邻的同一个所述像素单元内且位于所述数据线的同一侧。

进一步地，每相邻的上下两组所述像素电极组，其中一组所述像素电极组中的所述第三像素电极和所述第四像素电极与另外一组所述像素电极组中的所述第三像素电极和所述第四像素电极均位于所述数据线的同一侧。

进一步地，每相邻的上下两组所述像素电极组，其中一组所述像素电极组中的所述第三像素电极和所述第四像素电极与另外一组所述像素电极组中的所述第三像素电极和所述第四像素电极分别位于所述数据线的左右两侧。

进一步地，每组所述像素电极组中，所述第三像素电极和所述第四像素电极均位于所述数据线的左侧或右侧。

进一步地，每相邻的两行所述像素单元之间设有两条所述扫描线，每个所述像素单元内的两个所述像素电极中的其中一者与其上方的所述扫描线相连，另外一者与其下方的所述扫描线相连。

进一步地，每组所述像素电极组中的四个所述像素电极具有相同的极性。

进一步地，每相邻的上下两组所述像素电极组，其中一组所述像素电极组中的四个所述像素电极与另外一组所述像素电极组中的四个所述像素电极具有相同的极性。

进一步地，每相邻的上下两组所述像素电极组，其中一组所述像素电极组中的四个所述像素电极的极性与另外一组所述像素电极组中的四个所述像素电极的极性相反。

本实用新型还提供一种阵列基板，包括以上所述的像素排列结构。

本实用新型还提供一种显示面板，包括以上所述的阵列基板。

本实用新型提供的像素排列结构，在Dual Gate架构的基础上进行改进，以四个像素电极为一组像素电极组，并采用特殊的排列和连接方式，能够采用以四个像素电极为一组进行点反转的驱动方式或采用列反转的驱动方式，故相较于Dual Gate架构的功耗更低。同时由于其采用特殊的排列和连接方式，故各个薄膜晶体管开关能够错开排列，相邻的薄膜晶体管开关之间能够保持足够的距离，故能够节省layout(设计)空间，提升了开口率。而且薄膜晶体管开关的源极走线相较于Dual gate+Z架构更简单，源极的长度和电阻更小，故Source Loading更小，更节省功耗。故本实用新型的像素排列结构具有低功耗、高开口率的优点，而且无需增加额外的光罩制程。

附图说明

图1为现有技术中采用Dual gate架构的阵列基板的电路结构示意图。

图2为现有技术中采用Dual gate+Z架构的阵列基板的电路结构示意图。

图3为现有技术中采用Dual gate+Z架构的阵列基板中薄膜晶体管开关的分布示意图。

图4为本实用新型实施例中阵列基板的电路结构示意图。

图5为本实用新型实施例的阵列基板中薄膜晶体管开关的分布示意图。

图6为本实用新型另一实施例中阵列基板的电路结构示意图。

具体实施方式

下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。以下实施例用于说明本实用新型，但不用来限制本实用新型的范围。

本实用新型的说明书和权利要求书中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

本实用新型的说明书和权利要求书中所涉及的上、下、左、右、前、后、顶、底等(如果存在)方位词是以附图中的结构位于图中的位置以及结构相互之间的位置来定义的，只是为了表达技术方案的清楚及方便。应当理解，方位词的使用不应限制本申请请求保护的范围。

图4为本实用新型实施例中阵列基板的电路结构示意图。图5为本实用新型实施例的阵列基板中薄膜晶体管开关的分布示意图。

如图4及图5所示，本实用新型实施例提供的像素排列结构，包括多条扫描线1、多条数据线2以及由多条扫描线1和多条数据线2绝缘交叉限定形成的多个像素单元P，多个像素单元P排列成多行与多列。每个像素单元P内设有两个像素电极3，每个像素单元P内的两个像素电极3沿扫描线1方向排列设置，每个像素电极3通过薄膜晶体管开关4(TFT)与对应的扫描线1和数据线2相连。

进一步地，如图4所示，多个像素电极3分为多组，以与同一条数据线2相连的四个像素电极3为一组像素电极组(即以图4中虚线框内的四个像素电极3为一组)并沿着数据线2方向重复排列，每组像素电极组包括第一像素电极31、第二像素电极32、第三像素电极33和第四像素电极34。每组像素电极组中，第一像素电极31和第二像素电极32位于同一行像素单元P，第一像素电极31和第二像素电极32分别位于该数据线2(该数据线2指同时与第一像素电极31、第二像素电极32、第三像素电极33和第四像素电极34相连的数据线2)左右相邻的两个像素单元P内，第一像素电极31和第二像素电极32分别位于数据线2的左右两侧，且第一像素电极31和第二像素电极32均靠近该数据线2设置。第三像素电极33和第四像素电极34位于与第一像素电极31和第二像素电极32相邻的一行像素单元P(在本实施例中，第三像素电极33和第四像素电极34位于第一像素电极31和第二像素电极32下一行像素单元P；当然，在其它实施例中，第三像素电极33和第四像素电极34也可以位于第一像素电极31和第二像素电极32上一行像素单元P)，第三像素电极33和第四像素电极34位于与该数据线2相邻的同一个像素单元P内且位于该数据线2的同一侧。

需要说明的是，在结构上，本实施例是以四个像素电极3为一组像素电极组，即四个像素电极3为一个最小的重复单元，实际上还可以以8个、12个、16个…(依次类推，即4个像素电极3的整数倍)像素电极3为一组进行重复排列；在驱动方式上，可以以4个、6个、8个、10个…像素电极3为一组进行驱动，在驱动时每组像素电极3的数量不作限定(每组像素电极3的数量大于两个即可，以节省功耗,实际应用中具体以IC支持的驱动方式为准)。

进一步地，如图4所示，在本实施例中，每相邻的两行像素单元P之间设有两条扫描线1，每个像素单元P内的两个像素电极3中的其中一者与其上方的扫描线1相连，另外一者与其下方的扫描线1相连。

具体地，本实施例的像素排列结构以Dual Gate架构(双栅架构)为基础进行改进，该像素排列结构仍保留有Dual Gate架构的优点，不仅减少了数据线2的数量，从而减少数据线2扇出面积的大小，方便线路排布，而且能够节省一半的源极驱动IC(source IC，图未示)。

本实施例的像素排列结构相较于图1所示的采用Dual gate架构的薄膜晶体管开关阵列基板，由于本实施例能够采用以四个像素电极3为一组进行点反转(dot inversion)的驱动方式(或采用列反转(column inversion)的驱动方式)，而采用Dual gate架构的阵列基板一般采用以两个像素单元为一组进行点反转的驱动方式，故本实施例中源极信号(或称为数据线信号)在显示时的电压切换频率更低，更节省功耗。同时，本实施例的像素排列结构相较于图2及图3所示的采用Dual gate+Z架构的阵列基板，采用Dual gate+Z架构的阵列基板中相邻的薄膜晶体管开关5之间距离较近(为了使相邻的薄膜晶体管开关5之间保持足够的距离，在设计时会增加额外的空间)，且源极走线复杂，故薄膜晶体管开关5额外增加了占用空间，使得开口率降低；而本实施例中的各个薄膜晶体管开关4为错开排列(请参考比较图5及图3)，相邻的薄膜晶体管开关4之间本身具有足够的距离，故能够节省layout(设计)空间，提升了开口率。而且，本实施例中薄膜晶体管开关4的源极41走线相较于Dualgate+Z架构更简单，源极41的长度和电阻更小，故Source Loading(数据信号负载，或称为源极负载)更小，更节省功耗。故本实施例的像素排列结构具有低功耗、高开口率的优点，而且无需增加额外的光罩制程。

进一步地，如图4所示，在本实施例中，每组像素电极组中，第三像素电极33和第四像素电极34均位于数据线2的右侧。当然，在其它实施例中，第三像素电极33和第四像素电极34也可以均位于数据线2的左侧。

进一步地，如图4所示，在本实施例中，每相邻的上下两组像素电极组，其中一组像素电极组中的第三像素电极33和第四像素电极34与另外一组像素电极组中的第三像素电极33和第四像素电极34均位于数据线2的同一侧。具体地，在本实施例中，上面一组像素电极组中的第三像素电极33和第四像素电极34与下面一组像素电极组中的第三像素电极33和第四像素电极34均位于数据线2的右侧，即每相邻的上下两组像素电极组中的各个像素电极3的排布方式相同。

图6为本实用新型另一实施例中阵列基板的电路结构示意图。

如图6所示，作为另一种实施方式，每相邻的上下两组像素电极组，其中一组像素电极组中的第三像素电极33和第四像素电极34与另外一组像素电极组中的第三像素电极33和第四像素电极34分别位于数据线2的左右两侧，并按此规律重复排列(即也可以看作以相邻的上下两组像素电极组内的8个像素电极3为一个单元进行重复排列)。具体地，上面一组像素电极组中的第三像素电极33和第四像素电极34位于数据线2的右侧，下面一组像素电极组中的第三像素电极33和第四像素电极34位于数据线2的左侧；当然，也可以是上面一组像素电极组中的第三像素电极33和第四像素电极34位于数据线2的左侧，下面一组像素电极组中的第三像素电极33和第四像素电极34位于数据线2的右侧。

进一步地，如图4所示，在本实施例中，在一帧时间内，每组像素电极组中的四个像素电极3具有相同的极性。

进一步地，如图4所示，在本实施例中，在一帧时间内，每相邻的上下两组像素电极组，其中一组像素电极组中的四个像素电极3与另外一组像素电极组中的四个像素电极3具有相同的极性，即本实施例能够采用列反转的驱动方式。

作为另一种实施方式，在一帧时间内，每相邻的上下两组像素电极组，其中一组像素电极组中的四个像素电极3的极性与另外一组像素电极组中的四个像素电极3的极性相反，即该像素排列结构也能够采用以四个像素电极3为一组进行点反转的驱动方式。

本实施例还提供一种阵列基板，包括以上所述的像素排列结构。

本实施例还提供一种显示面板，包括以上所述的阵列基板。

本实用新型实施例提供的像素排列结构，在Dual Gate架构的基础上进行改进，以四个像素电极3为一组像素电极组，并采用特殊的排列和连接方式，能够采用以四个像素电极3为一组进行点反转的驱动方式或采用列反转的驱动方式，故相较于Dual Gate架构的功耗更低；同时由于其采用特殊的排列和连接方式，故各个薄膜晶体管开关4能够错开排列，相邻的薄膜晶体管开关4之间能够保持足够的距离，尤其是对于没有OC层(平坦层，图未示)的阵列基板(即阵列基板靠近液晶层(图未示)的一侧不设置OC层)，此时阵列基板与彩膜基板(CF，图未示)之间的PS(树脂材料，起支撑作用，图未示)需要对应薄膜晶体管开关4设置，而相邻的两个PS之间的距离需要足够大(PS在制作过程中，距离不够，两个PS会连接在一起，因CF侧有PS的地方，CF侧要有相应BM(遮光材料,图未示意)来进行遮挡，故PS的设计与开口率相关)，故相邻的薄膜晶体管开关4之间也需要保持足够的距离，本实施例中薄膜晶体管开关4之间的距离足够大，所以无需考虑相邻的两个PS之间的距离是否足够，故能够节省一定的layout空间，提升了开口率；而且薄膜晶体管开关4的源极41走线相较于Dualgate+Z架构更简单，源极41的长度和电阻更小，故Source Loading更小，更节省功耗。故本实用新型实施例的像素排列结构具有低功耗、高开口率的优点，而且无需增加额外的光罩制程。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。

Claims (10)

1.一种像素排列结构，包括多条扫描线(1)、多条数据线(2)以及由多条所述扫描线(1)和多条所述数据线(2)绝缘交叉限定形成的多个像素单元(P)，每个所述像素单元(P)内设有两个像素电极(3)，每个所述像素电极(3)通过薄膜晶体管开关(4)与对应的所述扫描线(1)和所述数据线(2)相连，其特征在于，以与同一条所述数据线(2)相连的四个所述像素电极(3)为一组像素电极组，每组所述像素电极组包括第一像素电极(31)、第二像素电极(32)、第三像素电极(33)和第四像素电极(34)；每组所述像素电极组中，所述第一像素电极(31)和所述第二像素电极(32)分别位于所述数据线(2)左右相邻的两个所述像素单元(P)内，且所述第一像素电极(31)和所述第二像素电极(32)均靠近所述数据线(2)设置；所述第三像素电极(33)和所述第四像素电极(34)位于与所述第一像素电极(31)和所述第二像素电极(32)相邻的一行像素单元(P)，所述第三像素电极(33)和所述第四像素电极(34)位于与所述数据线(2)相邻的同一个所述像素单元(P)内。

2.如权利要求1所述的像素排列结构，其特征在于，每相邻的上下两组所述像素电极组，其中一组所述像素电极组中的所述第三像素电极(33)和所述第四像素电极(34)与另外一组所述像素电极组中的所述第三像素电极(33)和所述第四像素电极(34)均位于所述数据线(2)的同一侧。

3.如权利要求1所述的像素排列结构，其特征在于，每相邻的上下两组所述像素电极组，其中一组所述像素电极组中的所述第三像素电极(33)和所述第四像素电极(34)与另外一组所述像素电极组中的所述第三像素电极(33)和所述第四像素电极(34)分别位于所述数据线(2)的左右两侧。

4.如权利要求1所述的像素排列结构，其特征在于，每组所述像素电极组中，所述第三像素电极(33)和所述第四像素电极(34)均位于所述数据线(2)的左侧或右侧。

5.如权利要求1所述的像素排列结构，其特征在于，每相邻的两行所述像素单元(P)之间设有两条所述扫描线(1)，每个所述像素单元(P)内的两个所述像素电极(3)中的其中一者与其上方的所述扫描线(1)相连，另外一者与其下方的所述扫描线(1)相连。

6.如权利要求1所述的像素排列结构，其特征在于，每组所述像素电极组中的四个所述像素电极(3)具有相同的极性。

7.如权利要求1所述的像素排列结构，其特征在于，每相邻的上下两组所述像素电极组，其中一组所述像素电极组中的四个所述像素电极(3)与另外一组所述像素电极组中的四个所述像素电极(3)具有相同的极性。

8.如权利要求1所述的像素排列结构，其特征在于，每相邻的上下两组所述像素电极组，其中一组所述像素电极组中的四个所述像素电极(3)的极性与另外一组所述像素电极组中的四个所述像素电极(3)的极性相反。

9.一种阵列基板，其特征在于，包括如权利要求1至8任一项所述的像素排列结构。

10.一种显示面板，其特征在于，包括如权利要求9所述的阵列基板。

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