CN215911423U - 集成电路装置 - Google Patents
集成电路装置 Download PDFInfo
- Publication number
- CN215911423U CN215911423U CN202122231689.7U CN202122231689U CN215911423U CN 215911423 U CN215911423 U CN 215911423U CN 202122231689 U CN202122231689 U CN 202122231689U CN 215911423 U CN215911423 U CN 215911423U
- Authority
- CN
- China
- Prior art keywords
- integrated circuit
- less
- chip
- thickness
- circuit chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
Landscapes
- Die Bonding (AREA)
Abstract
一种集成电路装置。所述集成电路装置包括载板、胶层以及集成电路芯片。所述胶层涂覆于所述载板之上，其中所述胶层包括铜浆，所述胶层的厚度在5‑35微米的范围，所述铜浆的粘度系数在10000‑30000cPs的范围，所述铜浆的触变指数在1.5‑3的范围。所述集成电路芯片通过所述胶层粘接于所述载板之上。
Description
技术领域
本申请是有关于一种装置，详细来说，是有关于一种集成电路装置。
背景技术
目前的半导体封装工艺中，一般使用普通的银胶进行黏晶工艺以完成焊接。然而，银浆会存在烘烤后开裂的风险，并且，当使用某些材料制成载板(如引线框架)时，银浆的颜色与载板颜色相近，造成无法识别银浆在载板的位置。
实用新型内容
有鉴于此，本申请提出一种集成电路装置以解决上述问题。
依据本申请一实施例，提出一种集成电路装置。所述集成电路装置包括载板、胶层以及集成电路芯片。所述胶层涂覆于所述载板之上，其中所述胶层包括铜浆，所述胶层的厚度在5-35微米的范围，所述铜浆的粘度系数在10000-30000cPs的范围，所述铜浆的触变指数在1.5-3的范围。所述集成电路芯片通过所述胶层粘接于所述载板之上。
依据本申请一实施例，所述铜浆为高分子抗氧化铜浆。
依据本申请一实施例，所述铜浆包括奈米抗氧化铜粉。
依据本申请一实施例，所述铜浆的粘度系数是15880cPs。
依据本申请一实施例，所述铜浆的触变指数是2.12。
依据本申请一实施例，所述胶层的导热系数大于15W/m.K。
依据本申请一实施例，所述胶层的厚度在15-35微米的范围。
依据本申请一实施例，所述集成电路芯片的厚度大于200微米，所述胶层的溢出高度在所述集成电路芯片的厚度的20％-80％的范围。
依据本申请一实施例，所述集成电路芯片的厚度大于200微米，所述胶层的溢出高度在所述集成电路芯片的厚度的40％-60％的范围。
依据本申请一实施例，所述集成电路芯片的厚度在100-200微米的范围，所述胶层的溢出高度在所述集成电路芯片的厚度的20％-90％的范围。
依据本申请一实施例，所述集成电路芯片的厚度在100-200微米的范围，所述胶层的溢出高度在所述集成电路芯片的厚度的30％-80％的范围。
依据本申请一实施例，所述集成电路芯片的厚度小于100微米，所述胶层的溢出高度小于所述集成电路芯片的厚度。
依据本申请一实施例，所述集成电路芯片的厚度小于100微米，所述胶层的溢出高度小于所述集成电路芯片的厚度的95％。
依据本申请一实施例，所述集成电路芯片的尺寸小于或等于2毫米*2毫米，放置在所述胶层上的所述集成电路芯片的芯片倾斜小于10微米。
依据本申请一实施例，所述集成电路芯片的尺寸小于或等于2毫米*2毫米，放置在所述胶层上的所述集成电路芯片的芯片倾斜小于7微米。
依据本申请一实施例，所述集成电路芯片的尺寸大于2毫米*2毫米，放置在所述胶层上的所述集成电路芯片的芯片倾斜小于20微米。
依据本申请一实施例，所述集成电路芯片的尺寸大于2毫米*2毫米，放置在所述胶层上的所述集成电路芯片的芯片倾斜小于15微米。
附图说明
附图是用来提供对本申请的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本申请，但并不构成对本申请的限制。在附图中：
图1演示依据本申请一实施例之集成电路装置的侧视视图。
图2演示依据本申请另一实施例之集成电路装置的侧视视图。
具体实施方式
以下揭示内容提供了多种实施方式或例示，其能用以实现本揭示内容的不同特征。下文所述之组件与配置的具体例子系用以简化本揭示内容。当可想见，这些叙述仅为例示，其本意并非用于限制本揭示内容。举例来说，在下文的描述中，将一第一特征形成于一第二特征上或之上，可能包括某些实施例其中所述的第一与第二特征彼此直接接触；且也可能包括某些实施例其中还有额外的组件形成于上述第一与第二特征之间，而使得第一与第二特征可能没有直接接触。此外，本揭示内容可能会在多个实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。
再者，在此处使用空间上相对的词汇，譬如「之下」、「下方」、「低于」、「之上」、「上方」及与其相似者，可能是为了方便说明图中所绘示的一组件或特征相对于另一或多个组件或特征之间的关系。这些空间上相对的词汇其本意除了图中所绘示的方位之外，还涵盖了装置在使用或操作中所处的多种不同方位。可能将所述设备放置于其他方位(如，旋转90度或处于其他方位)，而这些空间上相对的描述词汇就应该做相应的解释。
虽然用以界定本申请较广范围的数值范围与参数皆是约略的数值，此处已尽可能精确地呈现具体实施例中的相关数值。然而，任何数值本质上不可避免地含有因个别测试方法所致的标准偏差。在此处，「约」通常系指实际数值在一特定数值或范围的正负10％、5％、1％或0.5％之内。或者是，「约」一词代表实际数值落在平均值的可接受标准误差之内，视本申请所属技术领域中具有通常知识者的考虑而定。当可理解，除了实验例之外，或除非另有明确的说明，此处所用的所有范围、数量、数值与百分比(例如用以描述材料用量、时间长短、温度、操作条件、数量比例及其他相似者)均经过「约」的修饰。因此，除非另有相反的说明，本说明书与附随权利要求书所揭示的数值参数皆为约略的数值，且可视需求而更动。至少应将这些数值参数理解为所指出的有效位数与套用一般进位法所得到的数值。在此处，将数值范围表示成由一端点至另一端点或介于二端点之间；除非另有说明，此处所述的数值范围皆包括端点。
图1演示依据本申请一实施例之集成电路装置1的侧视视图。在某些实施例中，集成电路装置1包括载板11、胶层12以及集成电路芯片13。在某些实施例中，载板11可为引线框架、基板、PCB板等。在某些实施例中，载板11(如引线框架)可以用镀镍钯金材质、纯铜或铜镀银来制成，本申请不以此为限。在某些实施例中，集成电路芯片13通过胶层12粘接于载板11之上。在某些实施例中，集成电路芯片13可以是以碳化硅、碳化氮或硅材料作为衬底的芯片，本申请不以此为限。
在某些实施例中，胶层12涂覆于载板11之上。在某些实施例中，胶层12包括至少由铜粉、粘合剂和单体组成的铜浆。在某些实施例中，铜浆可以是高分子抗氧化铜浆，铜粉可以是奈米抗氧化铜粉，使用高分子抗氧化铜浆可以克服铜容易氧化的缺陷。
在某些实施例中，铜浆的粘度系数在10000-30000cPs的范围。在某些实施例中，铜浆的粘度系数是15880cPs。在某些实施例中，铜浆的触变指数在1.5-3的范围。在某些实施例中，铜浆的触变指数是2.12。需注意的是，本申请不限制铜浆的制造方式。
在某些实施例中，胶层12的导热系数大于15W/m.K。在某些实施例中，胶层12的厚度D12在5-35微米的范围，使得产品具有更好的导热性、导电性及剪切强度，产品的导热系数达到15W/m.K，产品单位电阻率≤1.0×10-4Ω*cm，并且产品的剪切强度(亦称推晶试验推力值)＞2.5kg，其中剪切强度是集成电路芯片与载板11通过胶层粘合固化后，为了验证黏合效果，用专用推晶设备给予集成电路芯片推力使集成电路芯片与载板分离的一种试验数据。
经申请人研发试验发现，当胶层的厚度＞35微米时，会造成集成电路芯片倾斜。
在某些实施例中，胶层12的厚度D12在25微米±10微米的范围，即15-35微米的范围。
需注意的是，图1所示的胶层12的形状仅为范例说明。本领域技术人员应能理解当集成电路芯片13通过胶层12粘接于载板11时，胶层12会产生变形，因此产生溢出高度。图2演示依据本申请另一实施例之集成电路装置1’的侧视视图。在某些实施例中，集成电路装置1’与集成电路装置1大致相同，差异仅在于集成电路装置1’所包括的胶层12’因集成电路芯片13的放置而变形，并有部分胶层12’黏着于集成电路芯片13的侧边。变形的胶层12’具有溢出高度D12’。在某些实施例中，胶层12’的溢出高度D12’与集成电路芯片13的厚度D13相关。
在某些实施例中，当集成电路芯片13的厚度D13大于200微米时，胶层12’的溢出高度D12’在集成电路芯片13的厚度D13的20％-80％的范围，低于20％芯片有空洞，粘结不牢，脱落等风险，超出80％有铜胶溢到芯片表面的风险，造成打线不良，芯片短路等异常。在某些实施例中，当集成电路芯片13的厚度D13大于200微米时，胶层12’的溢出高度D12’在集成电路芯片13的厚度D13的40％-60％的范围，卡控在此范围能更好地预防因胶量控制不佳造成上述异常，同时更好地保证铜胶产品的导热，导电性能，产品的导热系数达到15W/m.K，产品单位电阻率≤1.0×10-4Ω*cm。
在某些实施例中，当集成电路芯片13的厚度D13在100-200微米的范围时，胶层12’的溢出高度D12’在集成电路芯片13的厚度D13的20％-90％的范围，低于20％芯片有空洞，粘结不牢，脱落等风险，超出90％有铜胶溢到芯片表面的风险，造成打线不良，芯片短路等异常。在某些实施例中，当集成电路芯片13的厚度D13在100-200微米的范围时，胶层12’的溢出高度D12’在集成电路芯片13的厚度D13的30％-80％的范围，卡控在此范围能更好地预防因胶量控制不佳造成上述异常，同时更好地保证铜胶产品的导热，导电性能，产品的导热系数达到15W/m.K，产品单位电阻率≤1.0×10-4Ω*cm。
在某些实施例中，当集成电路芯片13的厚度D13小于100微米时，胶层12’的溢出高度D12’小于集成电路芯片13的厚度D13的100％(即，小于集成电路芯片13的厚度D13)，如果≥100％有铜胶溢到集成电路芯片表面的风险，造成打线不良，芯片短路等异常。在某些实施例中，当集成电路芯片13的厚度D13小于100微米时，胶层12’的溢出高度D12’小于集成电路芯片13的厚度D13的95％，卡控在此范围能更好地预防因胶量控制不佳造成上述异常，同时更好地保证铜胶产品的导热，导电性能，产品的导热系数达到15W/m.K，产品单位电阻率≤1.0×10-4Ω*cm。
在某些实施例中，当集成电路芯片13的尺寸小于或等于2毫米*2毫米，放置在胶层12(或胶层12’)的集成电路芯片13的倾斜小于10微米，更好地控制晶浮，芯片粘结不牢等异常，同时更好地保证铜胶产品的导热性能，使热传导更均匀。在某些实施例中，当集成电路芯片13的尺寸小于或等于2毫米*2毫米，放置在胶层12(或胶层12’)的集成电路芯片13的倾斜小于7微米，卡控在此范围内更好地预防晶浮，芯片粘结不牢等异常，更大程度保证铜胶产品的导热，导电性能，产品的导热系数达到15W/m.K，产品单位电阻率≤1.0×10-4Ω*cm。
在某些实施例中，当集成电路芯片13的尺寸大于2毫米*2毫米，放置在胶层12(或胶层12’)的集成电路芯片13的倾斜小于20微米，更好地控制晶浮，芯片粘结不牢等异常，同时更好地保证铜胶产品的导热性能，使热传导更均匀。在某些实施例中，当集成电路芯片13的尺寸大于2毫米*2毫米，放置在胶层12(或胶层12’)的集成电路芯片13的倾斜小于15微米，卡控在此范围内更好地预防晶浮，芯片粘结不牢等异常，更大程度保证铜胶产品的导热，导电性能，产品的导热系数达到15W/m.K，产品单位电阻率≤1.0×10-4Ω*cm。
在某些实施例中，胶层12(或胶层12’)上单一空洞的面积小于胶层12(或胶层12’)的面积的2％，总体空洞面积小于胶层12(或胶层12’)的面积的15％。在某些实施例中，胶层12(或胶层12’)上单一空洞的面积小于胶层12(或胶层12’)的面积的1％，总体空洞面积小于胶层12(或胶层12’)的面积的5％。
本申请的申请人经试验后发现，使用本申请揭露的铜浆进行集成电路黏晶作业时，在点胶后两小时以及胶固化后都没有出现水印现象；并且，即使在停机30分钟后作业，点胶针出胶顺畅，胶的形状及位置无偏移或缺损，说明胶的流动性良好；另外，在出胶后2小时内进行黏晶，高分子抗氧化铜浆仍具有胶的性能。
如本文中所使用，术语“近似地”、“基本上”、“基本”及“约”用于描述并考虑小变化。当与事件或情况结合使用时，所述术语可指事件或情况精确地发生的例子以及事件或情况极近似地发生的例子。如本文中相对于给定值或范围所使用，术语“约”大体上意味着在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中表示为自一个端点至另一端点或在两个端点之间。除非另外规定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指沿同一平面定位的在数微米(μm)内的两个表面，例如，沿着同一平面定位的在10μm内、5μm内、1μm内或0.5μm内。当参考“基本上”相同的数值或特性时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
如本文中所使用，术语“近似地”、“基本上”、“基本”和“约”用于描述和解释小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确地发生的例子以及事件或情况极近似地发生的例子。举例来说，当与数值结合使用时，术语可指小于或等于所述数值的±10％的变化范围，例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％)，那么可认为所述两个数值“基本上”或“约”相同。举例来说，“基本上”平行可以指相对于0°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。举例来说，“基本上”垂直可以指相对于90°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。
举例来说，如果两个表面之间的位移等于或小于5μm、等于或小于2μm、等于或小于1μm或等于或小于0.5μm，那么两个表面可以被认为是共面的或基本上共面的。如果表面相对于平面在表面上的任何两个点之间的位移等于或小于5μm、等于或小于2μm、等于或小于1μm或等于或小于0.5μm，那么可以认为表面是平面的或基本上平面的。
如本文中所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”是指转移电流的能力。导电材料通常指示对电流流动为极少或零对抗的那些材料。电导率的一个量度是西门子/米(S/m)。通常，导电材料是电导率大于近似地104S/m(例如，至少105S/m或至少106S/m)的一种材料。材料的电导率有时可以随温度而变化。除非另外规定，否则材料的电导率是在室温下测量的。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含复数指示物。在一些实施例的描述中，提供于另一组件“上”或“上方”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
如本文中所使用，为易于描述可在本文中使用空间相对术语例如“下面”、“下方”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等描述如图中所说明的一个组件或特征与另一组件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当一组件被称为“连接到”或“耦合到”另一组件时，其可直接连接或耦合到所述另一组件，或可存在中间组件。
前文概述本公开的若干实施例和细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。这些等效构造不脱离本公开的精神和范围并且可在不脱离本公开的精神和范围的情况下作出不同变化、替代和改变。
Claims (17)
1.一种集成电路装置，其特征在于，包括：
载板；
胶层，涂覆于所述载板之上，其中所述胶层包括铜浆，所述胶层的厚度在5-35微米的范围，所述铜浆的粘度系数在10000-30000cPs的范围，所述铜浆的触变指数在1.5-3的范围；以及
集成电路芯片，通过所述胶层粘接于所述载板之上。
2.如权利要求1所述的集成电路装置，其特征在于，所述铜浆为高分子抗氧化铜浆。
3.如权利要求1所述的集成电路装置，其特征在于，所述铜浆包括奈米抗氧化铜粉。
4.如权利要求1所述的集成电路装置，其特征在于，所述铜浆的粘度系数是15880cPs。
5.如权利要求1所述的集成电路装置，其特征在于，所述铜浆的触变指数是2.12。
6.如权利要求1所述的集成电路装置，其特征在于，所述胶层的导热系数大于15W/m·K。
7.如权利要求1所述的集成电路装置，其特征在于，所述胶层的厚度在15-35微米的范围。
8.如权利要求1所述的集成电路装置，其特征在于，所述集成电路芯片的厚度大于200微米，所述胶层的溢出高度在所述集成电路芯片的厚度的20％-80％的范围。
9.如权利要求1所述的集成电路装置，其特征在于，所述集成电路芯片的厚度大于200微米，所述胶层的溢出高度在所述集成电路芯片的厚度的40％-60％的范围。
10.如权利要求1所述的集成电路装置，其特征在于，所述集成电路芯片的厚度在100-200微米的范围，所述胶层的溢出高度在所述集成电路芯片的厚度的20％-90％的范围。
11.如权利要求1所述的集成电路装置，其特征在于，所述集成电路芯片的厚度在100-200微米的范围，所述胶层的溢出高度在所述集成电路芯片的厚度的30％-80％的范围。
12.如权利要求1所述的集成电路装置，其特征在于，所述集成电路芯片的厚度小于100微米，所述胶层的溢出高度小于所述集成电路芯片的厚度。
13.如权利要求1所述的集成电路装置，其特征在于，所述集成电路芯片的厚度小于100微米，所述胶层的溢出高度小于所述集成电路芯片的厚度的95％。
14.如权利要求1所述的集成电路装置，其特征在于，所述集成电路芯片的尺寸小于或等于2毫米*2毫米，放置在所述胶层上的所述集成电路芯片的芯片倾斜小于10微米。
15.如权利要求1所述的集成电路装置，其特征在于，所述集成电路芯片的尺寸小于或等于2毫米*2毫米，放置在所述胶层上的所述集成电路芯片的芯片倾斜小于7微米。
16.如权利要求1所述的集成电路装置，其特征在于，所述集成电路芯片的尺寸大于2毫米*2毫米，放置在所述胶层上的所述集成电路芯片的芯片倾斜小于20微米。
17.如权利要求1所述的集成电路装置，其特征在于，所述集成电路芯片的尺寸大于2毫米*2毫米，放置在所述胶层上的所述集成电路芯片的芯片倾斜小于15微米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202122231689.7U CN215911423U (zh) | 2021-09-15 | 2021-09-15 | 集成电路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202122231689.7U CN215911423U (zh) | 2021-09-15 | 2021-09-15 | 集成电路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN215911423U true CN215911423U (zh) | 2022-02-25 |
Family
ID=80309520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202122231689.7U Active CN215911423U (zh) | 2021-09-15 | 2021-09-15 | 集成电路装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN215911423U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113658935A (zh) * | 2021-09-15 | 2021-11-16 | 苏州日月新半导体有限公司 | 集成电路装置 |
-
2021
- 2021-09-15 CN CN202122231689.7U patent/CN215911423U/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113658935A (zh) * | 2021-09-15 | 2021-11-16 | 苏州日月新半导体有限公司 | 集成电路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6932110B2 (ja) | 異方導電性フィルム及び接続構造体 | |
| TWI694128B (zh) | 異向導電性膜 | |
| US8033016B2 (en) | Method for manufacturing an electrode and electrode component mounted body | |
| US8569109B2 (en) | Method for attaching a metal surface to a carrier, a method for attaching a chip to a chip carrier, a chip-packaging module and a packaging module | |
| US9326378B2 (en) | Thin-film wiring substrate and substrate for probe card | |
| JPH1027825A (ja) | 半導体素子実装用基板、半導体素子実装用基板の製造方法、半導体装置、及び半導体装置の製造方法 | |
| TWI752515B (zh) | 異向導電性膜及其製造方法、以及使用有異向導電性膜之連接構造體及其製造方法 | |
| TWI776778B (zh) | 異向性導電膜、連接結構體、及連接結構體之製造方法 | |
| TWI774640B (zh) | 凸塊形成用膜、半導體裝置及其製造方法、以及連接構造體 | |
| CN215911423U (zh) | 集成电路装置 | |
| CN113658935A (zh) | 集成电路装置 | |
| KR102688696B1 (ko) | 전자 부품, 이방성 접속 구조체, 전자 부품의 설계 방법 | |
| JP2019214714A (ja) | フィラー含有フィルム | |
| JP2006339160A (ja) | 熱硬化性回路接続部材及びそれを用いた電極の接続構造、電極の接続方法 | |
| JP4661914B2 (ja) | 電極の接続方法 | |
| Suppiah et al. | A review: Application of adhesive bonding on semiconductor interconnection joints | |
| KR100248582B1 (ko) | 서로 마주보는 전극들을 상호 접속하기 위한 접속시트, 및 이 접속시트를 사용하는 전극접속구조 및 접속방법 | |
| CN105895607B (zh) | 用于半导体封装件的互连结构和制造互连结构的方法 | |
| JP2010010142A (ja) | 熱硬化性回路接続部材及びそれを用いた電極の接続構造、電極の接続方法 | |
| CN112740483B (zh) | 各向异性导电薄膜、连接结构体、连接结构体的制备方法 | |
| JP4595981B2 (ja) | 接続部材および該接続部材を用いた電極の接続構造並びに接続方法 | |
| JP4231229B2 (ja) | 半導体パッケージ | |
| JP2004186629A (ja) | 半導体装置およびその製造方法 | |
| JP4595980B2 (ja) | 接続部材および該接続部材を用いた電極の接続構造並びに接続方法 | |
| TWI836168B (zh) | 電子元件的製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: No. 188, Suhong West Road, Suzhou Industrial Park, Suzhou, Jiangsu Province Patentee after: Riyuexin semiconductor (Suzhou) Co.,Ltd. Address before: No. 188, Suhong West Road, Suzhou Industrial Park, Suzhou, Jiangsu Province Patentee before: SUZHOU ASEN SEMICONDUCTORS Co.,Ltd. |