CN215643719U - 一种双晶内存模组 - Google Patents
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Abstract
本实用新型公开了一种双晶内存模组，其包括：第一内存芯片、第二内存芯片、使能单元和电路板，第一内存芯片、第二内存芯片和使能单元均连接在电路板上；第一内存芯片和所述第二内存芯片均设有CKE_0端子、ODT0端子、C0/CKE1端子和C2/ODT1端子，使能单元的输入端依次连接电路板上的电源的正极、电路板上的电源的负极、CPU处理器输出的CKE_0信号端子、ODT0信号端子、C0/CKE1信号端子和C2/ODT1信号端子，使能单元的输出端分别连接第一内存芯片和第二内存芯片的对应端子，可以实现不良的内存芯片的重新利用，降低成本。
Description
技术领域
本实用新型涉及内存芯片模组技术领域，具体涉及一种双晶内存模组。
背景技术
随着电子产品的迅速发展，许多电子产品需要应用到内存芯片进行存储数据信息。将内存模组合理安排在PCB电路板上，以达到内存模组的存储数据功能。目前，在内存模组生产测试过程中，不可避免的会出现部分不良芯片，这些不良芯片会出现不良缺陷地址范围，这些不良芯片由于出现一定缺陷，不能实现全部功能，往往会被丢弃，导致芯片的浪费。若能将这些不良的内存芯片重新利用，可以降低内存模组的成本。
因此，针对以上问题点，现有的芯片模组有待进一步改进，以将不良内存芯片实现再次利用。
实用新型内容
本实用新型的目的是为了克服不良芯片浪费的问题，对正常测试过程中出现的不良缺陷地址范围的内存芯片，将不良内存芯片重新结合之后，合理安排在电路板上，可以获得双晶内存模组。
本实用新型的技术方案具体如下：一种双晶内存模组，用于连接CPU；所述内存模组包括：内存芯片模块、使能单元和电路板，所述内存芯片模块和使能单元均连接在电路板上；所述内存芯片模块为八个或十六个内存芯片单元，所述内存芯片单元包括第一内存芯片和第二内存芯片，所述第一内存芯片和所述第二内存芯片为不良缺陷地址的内存芯片，所述第一内存芯片和所述第二内存芯片均设有上层晶圆和下层晶圆，且其中一个内存芯片为上层晶圆不良，另一个内存芯片为下层晶圆不良；所述第一内存芯片和所述第二内存芯片均设有CKE_0端子、ODT0端子、C0/CKE1端子和C2/ODT1端子，所述第一内存芯片的CKE_0端子连接所述第二内存芯片的C0/CKE1端子，所述第一内存芯片的ODT0端子连接所述第二内存芯片C2/ODT1端子，所述第一内存芯片的C0/CKE1端子连接所述第二内存芯片的CKE_0端子，所述第一内存芯片的C2/ODT1端子连接所述第二内存芯片ODT0端子；所述使能单元包括使能电路，所述使能电路具有六个输入端，所述使能电路的第一输入端连接电路板上的电源的正极，所述使能电路的第二输入端连接电路板上的电源的负极，所述使能电路的第三输入端连接CPU处理器输出的CKE_0信号端子，所述使能电路的第四输入端连接CPU处理器输出的ODT0信号端子，所述使能电路的第五输入端连接CPU处理器输出的C0/CKE1信号端子，所述使能电路的第六输入端连接CPU处理器输出的C2/ODT1信号端子；所述使能电路具有四个输出端，所述使能电路的第一输出端并联连接所述第一内存芯片的CKE_0端子和第二内存芯片的C0/CKE1端子，所述使能电路的第二输出端并联连接所述第一内存芯片的ODT0端子和第二内存芯片的C2/ODT1端子，所述使能电路的第三输出端并联连接所述第一内存芯片的C0/CKE1端子和第二内存芯片的CKE_0端子，所述使能电路的第四输出端并联连接所述第一内存芯片的C2/ODT1端子和第二内存芯片的ODT0端子。
进一步的，所述第一内存芯片为下层晶圆不良的内存芯片，所述第二内存芯片为上层晶圆不良的内存芯片，所述使能电路包括电阻R1、电阻R2、电阻R3、电阻R4、三极管Q1、三极管Q2、三极管Q3、三极管Q4、二极管D3和二极管D4，所述电阻R1的一端连接CPU处理器的CKE_0信号端子，所述电阻R1的另一端并联连接所述三极管Q1的集电极、第一内存芯片的CKE_0端子和第二内存芯片的C0/CKE1端子，所述三极管Q1的发射极连接电源的负极，所述三极管Q1的基极为断开状态；所述电阻R2的一端连接CPU处理器的ODT0信号端子，所述电阻R2的另一端并联连接所述三极管Q2的集电极、第一内存芯片的ODT0端子和第二内存芯片的C2/ODT1端子，所述三极管Q2的发射极连接电源的负极，所述三极管Q2的基极为断开状态；所述电阻R3的一端连接CPU处理器的C0/CKE1信号端子，所述电阻R3的另一端并联连接所述三极管Q3的集电极、第一内存芯片的C0/CKE1端子和第二内存芯片的CKE_0端子，所述三极管Q3的发射极连接电源的负极，所述二极管D3的正极连接电源的正极，所述二极管D3的负极连接所述三极管Q3的基极；所述电阻R4的一端连接CPU处理器的C2/ODT1信号端子，所述电阻R4的另一端并联连接所述三极管Q4的集电极、第一内存芯片的C2/ODT1端子和第二内存芯片的ODT0端子，所述三极管Q4的发射极连接电源的负极，所述二极管D4的正极连接电源的正极，所述二极管D4的负极连接所述三极管Q4的基极。
进一步的，所述第一内存芯片为上层晶圆不良的内存芯片，所述第二内存芯片为下层晶圆不良的内存芯片，所述使能单元包括使能电路，所述使能电路包括电阻R1、电阻R2、电阻R3、电阻R4、三极管Q1、三极管Q2、三极管Q3、三极管Q4、二极管D1、和二极管D2，所述电阻R1的一端连接CPU处理器的CKE_0信号端子，所述电阻R1的另一端并联连接所述三极管Q1的集电极、第一内存芯片的CKE_0端子和第二内存芯片的C0/CKE1端子，所述三极管Q1的发射极连接电源的负极，所述二极管D1的正极连接电源的正极，所述二极管D1的负极连接所述三极管Q1的基极；所述电阻R2的一端连接CPU处理器的ODT0信号端子，所述电阻R2的另一端并联连接所述三极管Q2的集电极、第一内存芯片的ODT0端子和第二内存芯片的C2/ODT1端子，所述三极管Q2的发射极连接电源的负极，所述二极管D2的正极连接电源的正极，所述二极管D2的负极连接所述三极管Q2的基极；所述电阻R3的一端连接CPU处理器的C0/CKE1信号端子，所述电阻R3的另一端并联连接所述三极管Q3的集电极、第一内存芯片的C0/CKE1端子和第二内存芯片的CKE_0端子，所述三极管Q3的发射极连接电源的负极，所述三极管Q3的基极为断开状态；所述电阻R4的一端连接CPU处理器的C2/ODT1信号端子，所述电阻R4的另一端并联连接所述三极管Q4的集电极、第一内存芯片的C2/ODT1端子和第二内存芯片的ODT0端子，所述三极管Q4的发射极连接电源的负极，所述三极管Q4的基极为断开状态。
进一步地，所述第一内存芯片和所述第二内存芯片均为DDR4内存芯片。
进一步地，所述电路板为PCB电路板。
本实用新型的技术方案，采用具有不良的内存芯片，通过使能单元，可以实现提供内存芯片所需的高电平或低电平，采用内存芯片的地址CKE_0端子、ODT0端子、C0/CKE1端子和C2/ODT1端子分别与使能单元的各输出端连接，采用CPU提供内存芯片的地址CKE_0端子、ODT0端子、C0/CKE1端子和C2/ODT1端子所需的信号，从而将不良内存芯片重新加以利用。
此外，采用二极管，可以通过二极管来实现三极管的基极是否导通，对于实现断开三极管的基极，就是将二极管进行烧断处理或者直接取出处理。采用使能单元，可以实现对应的通路工作，去驱动内存芯片的拼接工作。
附图说明
图1为本实用新型一种双晶内存模组的结构示意图；
图2为本实用新型一种双晶内存模组的芯片内部选择方框图。
附图标号：1、第一内存芯片；2、第二内存芯片；3、使能单元。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，均属于本实用新型保护的范围。
参阅图1所示，本实用新型提供的一种双晶内存模组，所述内存模组包括：内存芯片模块、使能单元和电路板，所述内存芯片模块和使能单元均连接在电路板上。本实施例中，所述电路板为PCB电路板。
所述内存芯片模块为八个或十六个内存芯片单元，所述内存芯片单元包括第一内存芯片1和第二内存芯片2。本实施例中，所述第一内存芯片1和所述第二内存芯片2均为DDR4内存芯片。
所述第一内存芯片1和所述第二内存芯片2为不良缺陷地址的内存芯片，所述第一内存芯片1和所述第二内存芯片2均设有上层晶圆和下层晶圆，且其中一个内存芯片为上层晶圆不良，另一个内存芯片为下层晶圆不良；所述第一内存芯片1和所述第二内存芯片2均设有CKE_0端子、ODT0端子、C0/CKE1端子和C2/ODT1端子，所述第一内存芯片1的CKE_0端子连接所述第二内存芯片2的C0/CKE1端子，所述第一内存芯片1的ODT0端子连接所述第二内存芯片2C2/ODT1端子，所述第一内存芯片1的C0/CKE1端子连接所述第二内存芯片2的CKE_0端子，所述第一内存芯片1的C2/ODT1端子连接所述第二内存芯片2ODT0端子。
所述使能单元包括使能电路3，所述使能电路3具有六个输入端，所述使能电路3的第一输入端连接电路板上的电源的正极，所述使能电路3的第二输入端连接电路板上的电源的负极，所述使能电路3的第三输入端连接CPU处理器输出的CKE_0信号端子，所述使能电路3的第四输入端连接CPU处理器输出的ODT0信号端子，所述使能电路3的第五输入端连接CPU处理器输出的C0/CKE1信号端子，所述使能电路3的第六输入端连接CPU处理器输出的C2/ODT1信号端子；所述使能电路3具有四个输出端，所述使能电路3的第一输出端并联连接所述第一内存芯片1的CKE_0端子和第二内存芯片2的C0/CKE1端子，所述使能电路3的第二输出端并联连接所述第一内存芯片1的ODT0端子和第二内存芯片2的C2/ODT1端子，所述使能电路3的第三输出端并联连接所述第一内存芯片1的C0/CKE1端子和第二内存芯片2的CKE_0端子，所述使能电路3的第四输出端并联连接所述第一内存芯片1的C2/ODT1端子和第二内存芯片2的ODT0端子。
实施例一，所述第一内存芯片1为下层晶圆不良的内存芯片，所述第二内存芯片2为上层晶圆不良的内存芯片，所述使能电路3包括电阻R1、电阻R2、电阻R3、电阻R4、三极管Q1、三极管Q2、三极管Q3、三极管Q4、二极管D3和二极管D4，所述电阻R1的一端连接CPU处理器的CKE_0信号端子，所述电阻R1的另一端并联连接所述三极管Q1的集电极、第一内存芯片1的CKE_0端子和第二内存芯片2的C0/CKE1端子，所述三极管Q1的发射极连接电源的负极，所述三极管Q1的基极为断开状态；所述电阻R2的一端连接CPU处理器的ODT0信号端子，所述电阻R2的另一端并联连接所述三极管Q2的集电极、第一内存芯片1的ODT0端子和第二内存芯片2的C2/ODT1端子，所述三极管Q2的发射极连接电源的负极，所述三极管Q2的基极为断开状态；所述电阻R3的一端连接CPU处理器的C0/CKE1信号端子，所述电阻R3的另一端并联连接所述三极管Q3的集电极、第一内存芯片1的C0/CKE1端子和第二内存芯片2的CKE_0端子，所述三极管Q3的发射极连接电源的负极，所述二极管D3的正极连接电源的正极，所述二极管D3的负极连接所述三极管Q3的基极；所述电阻R4的一端连接CPU处理器的C2/ODT1信号端子，所述电阻R4的另一端并联连接所述三极管Q4的集电极、第一内存芯片1的C2/ODT1端子和第二内存芯片2的ODT0端子，所述三极管Q4的发射极连接电源的负极，所述二极管D4的正极连接电源的正极，所述二极管D4的负极连接所述三极管Q4的基极。
实施例二，所述第一内存芯片1为上层晶圆不良的内存芯片，所述第二内存芯片2为下层晶圆不良的内存芯片，所述使能单元包括使能电路3，所述使能电路3包括电阻R1、电阻R2、电阻R3、电阻R4、三极管Q1、三极管Q2、三极管Q3、三极管Q4、二极管D1、和二极管D2，所述电阻R1的一端连接CPU处理器的CKE_0信号端子，所述电阻R1的另一端并联连接所述三极管Q1的集电极、第一内存芯片1的CKE_0端子和第二内存芯片2的C0/CKE1端子，所述三极管Q1的发射极连接电源的负极，所述二极管D1的正极连接电源的正极，所述二极管D1的负极连接所述三极管Q1的基极；所述电阻R2的一端连接CPU处理器的ODT0信号端子，所述电阻R2的另一端并联连接所述三极管Q2的集电极、第一内存芯片1的ODT0端子和第二内存芯片2的C2/ODT1端子，所述三极管Q2的发射极连接电源的负极，所述二极管D2的正极连接电源的正极，所述二极管D2的负极连接所述三极管Q2的基极；所述电阻R3的一端连接CPU处理器的C0/CKE1信号端子，所述电阻R3的另一端并联连接所述三极管Q3的集电极、第一内存芯片1的C0/CKE1端子和第二内存芯片2的CKE_0端子，所述三极管Q3的发射极连接电源的负极，所述三极管Q3的基极为断开状态；所述电阻R4的一端连接CPU处理器的C2/ODT1信号端子，所述电阻R4的另一端并联连接所述三极管Q4的集电极、第一内存芯片1的C2/ODT1端子和第二内存芯片2的ODT0端子，所述三极管Q4的发射极连接电源的负极，所述三极管Q4的基极为断开状态。
图2为内存模组的内存芯片内部选择方框图，参阅图2所示，内存芯片内部的上层晶圆区域设为上层晶圆，内存芯片内部的下层晶圆区域设为下层晶圆。
尽管已经示出和描述了本实用新型的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本实用新型的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本实用新型的范围由所附权利要求及其等同物限定。
Claims (5)
1.一种双晶内存模组，用于连接CPU；其特征在于，所述内存模组包括：内存芯片模块、使能单元和电路板，所述内存芯片模块和使能单元均连接在电路板上；
所述内存芯片模块为八个或十六个内存芯片单元，所述内存芯片单元包括第一内存芯片和第二内存芯片，所述第一内存芯片和所述第二内存芯片为不良缺陷地址的内存芯片，所述第一内存芯片和所述第二内存芯片均设有上层晶圆和下层晶圆，且其中一个内存芯片为上层晶圆不良，另一个内存芯片为下层晶圆不良；所述第一内存芯片和所述第二内存芯片均设有CKE_0端子、ODT0端子、C0/CKE1端子和C2/ODT1端子，所述第一内存芯片的CKE_0端子连接所述第二内存芯片的C0/CKE1端子，所述第一内存芯片的ODT0端子连接所述第二内存芯片C2/ODT1端子，所述第一内存芯片的C0/CKE1端子连接所述第二内存芯片的CKE_0端子，所述第一内存芯片的C2/ODT1端子连接所述第二内存芯片ODT0端子；
所述使能单元包括使能电路，所述使能电路具有六个输入端，所述使能电路的第一输入端连接电路板上的电源的正极，所述使能电路的第二输入端连接电路板上的电源的负极，所述使能电路的第三输入端连接CPU处理器输出的CKE_0信号端子，所述使能电路的第四输入端连接CPU处理器输出的ODT0信号端子，所述使能电路的第五输入端连接CPU处理器输出的C0/CKE1信号端子，所述使能电路的第六输入端连接CPU处理器输出的C2/ODT1信号端子；所述使能电路具有四个输出端，所述使能电路的第一输出端并联连接所述第一内存芯片的CKE_0端子和第二内存芯片的C0/CKE1端子，所述使能电路的第二输出端并联连接所述第一内存芯片的ODT0端子和第二内存芯片的C2/ODT1端子，所述使能电路的第三输出端并联连接所述第一内存芯片的C0/CKE1端子和第二内存芯片的CKE_0端子，所述使能电路的第四输出端并联连接所述第一内存芯片的C2/ODT1端子和第二内存芯片的ODT0端子。
2.根据权利要求1所述的一种双晶内存模组，其特征在于，所述第一内存芯片为下层晶圆不良的内存芯片，所述第二内存芯片为上层晶圆不良的内存芯片，所述使能电路包括电阻R1、电阻R2、电阻R3、电阻R4、三极管Q1、三极管Q2、三极管Q3、三极管Q4、二极管D3和二极管D4，所述电阻R1的一端连接CPU处理器的CKE_0信号端子，所述电阻R1的另一端并联连接所述三极管Q1的集电极、第一内存芯片的CKE_0端子和第二内存芯片的C0/CKE1端子，所述三极管Q1的发射极连接电源的负极，所述三极管Q1的基极为断开状态；所述电阻R2的一端连接CPU处理器的ODT0信号端子，所述电阻R2的另一端并联连接所述三极管Q2的集电极、第一内存芯片的ODT0端子和第二内存芯片的C2/ODT1端子，所述三极管Q2的发射极连接电源的负极，所述三极管Q2的基极为断开状态；所述电阻R3的一端连接CPU处理器的C0/CKE1信号端子，所述电阻R3的另一端并联连接所述三极管Q3的集电极、第一内存芯片的C0/CKE1端子和第二内存芯片的CKE_0端子，所述三极管Q3的发射极连接电源的负极，所述二极管D3的正极连接电源的正极，所述二极管D3的负极连接所述三极管Q3的基极；所述电阻R4的一端连接CPU处理器的C2/ODT1信号端子，所述电阻R4的另一端并联连接所述三极管Q4的集电极、第一内存芯片的C2/ODT1端子和第二内存芯片的ODT0端子，所述三极管Q4的发射极连接电源的负极，所述二极管D4的正极连接电源的正极，所述二极管D4的负极连接所述三极管Q4的基极。
3.根据权利要求1所述的一种双晶内存模组，其特征在于，所述第一内存芯片为上层晶圆不良的内存芯片，所述第二内存芯片为下层晶圆不良的内存芯片，所述使能单元包括使能电路，所述使能电路包括电阻R1、电阻R2、电阻R3、电阻R4、三极管Q1、三极管Q2、三极管Q3、三极管Q4、二极管D1、和二极管D2，所述电阻R1的一端连接CPU处理器的CKE_0信号端子，所述电阻R1的另一端并联连接所述三极管Q1的集电极、第一内存芯片的CKE_0端子和第二内存芯片的C0/CKE1端子，所述三极管Q1的发射极连接电源的负极，所述二极管D1的正极连接电源的正极，所述二极管D1的负极连接所述三极管Q1的基极；所述电阻R2的一端连接CPU处理器的ODT0信号端子，所述电阻R2的另一端并联连接所述三极管Q2的集电极、第一内存芯片的ODT0端子和第二内存芯片的C2/ODT1端子，所述三极管Q2的发射极连接电源的负极，所述二极管D2的正极连接电源的正极，所述二极管D2的负极连接所述三极管Q2的基极；所述电阻R3的一端连接CPU处理器的C0/CKE1信号端子，所述电阻R3的另一端并联连接所述三极管Q3的集电极、第一内存芯片的C0/CKE1端子和第二内存芯片的CKE_0端子，所述三极管Q3的发射极连接电源的负极，所述三极管Q3的基极为断开状态；所述电阻R4的一端连接CPU处理器的C2/ODT1信号端子，所述电阻R4的另一端并联连接所述三极管Q4的集电极、第一内存芯片的C2/ODT1端子和第二内存芯片的ODT0端子，所述三极管Q4的发射极连接电源的负极，所述三极管Q4的基极为断开状态。
4.根据权利要求1-3中任一项所述的一种双晶内存模组，其特征在于，所述第一内存芯片和所述第二内存芯片均为DDR4内存芯片。
5.根据权利要求1所述的一种双晶内存模组，其特征在于，所述电路板为PCB电路板。
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