CN215008223U - 一种内存模组 - Google Patents
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Abstract
本实用新型公开了一种内存模组，其包括：内存芯片模块、使能单元和电路板，内存芯片模块和使能单元均连接在电路板上；内存芯片模块为八个或十六个内存芯片单元，内存芯片单元包括第一内存芯片和第二内存芯片，第一内存芯片和第二内存芯片均设有BG0端子和BG1端子，使能单元的输入端连接电路板上的电源，使能单元的输出端并联连接第一内存芯片的BG1端子和第二内存芯片的BG1端子，第一内存芯片的BG0端子和第二内存芯片的BG0端子共接，使能单元用于提供第一内存芯片的BG1端子和第二内存芯片的BG1端子的高电平或者低电平。利用使能单元的配合，可以有效地实现内存芯片的组合，将不良内存芯片重新加以利用。
Description
技术领域
本实用新型涉及内存芯片模组技术领域，具体涉及一种内存模组。
背景技术
随着电子产品的迅速发展，许多电子产品需要应用到内存芯片进行存储数据信息。将内存模组合理安排在PCB电路板上，以达到内存模组的存储数据功能。目前，在内存模组生产测试过程中，不可避免的会出现部分不良芯片，这些不良芯片会出现不良缺陷地址范围，这些不良芯片由于出现一定缺陷，不能实现全部功能，往往会被丢弃，导致芯片的浪费。若将这些芯片加以利用，可以降低成本。
因此，针对以上问题点，现有的芯片模组有待进一步改进，以将不良内存芯片实现再次利用。
实用新型内容
本实用新型的目的是为了克服不良芯片浪费的问题，对正常测试过程中出现的不良缺陷地址范围的内存芯片，通过电路组合技术，将不良内存芯片重新结合之后，合理安排在电路板上，可以获得组合后的内存模组；具体地，采用具有不良的内存芯片的BG1端子连接使能单元的输出端，使能单元可以提供给内存芯片的BG1端子高电平或者低电平，实现内存芯片的组合；采用第一内存芯片的BG0端子连接第二内存芯片的BG0端子，第一内存芯片的BG1端子连接第二内存芯片的BG1端子，再通过使能单元的输出高电平或者低电平，可以有效地实现内存芯片的组合，将不良内存芯片重新加以利用。
本实用新型的技术方案具体如下：
一种内存模组，所述内存模组包括：内存芯片模块、使能单元和电路板，所述内存芯片模块和使能单元均连接在电路板上；
所述内存芯片模块为八个或十六个内存芯片单元，所述内存芯片单元包括第一内存芯片和第二内存芯片，所述第一内存芯片和/或所述第二内存芯片为不良缺陷地址的内存芯片，所述第一内存芯片和所述第二内存芯片均设有BG0端子和BG1端子，且所述第一内存芯片和所述第二内存芯片均设有BG0区域和BG1区域，所述使能单元的输入端设有两个端子，所述使能单元的第一输入端连接电路板上的电源的正极，所述使能单元的第二输入端连接电路板上的电源的负极，所述使能单元的输出端并联连接第一内存芯片的BG1端子和第二内存芯片的BG1端子，所述第一内存芯片的BG0端子和第二内存芯片的BG0端子共接，所述使能单元用于提供所述第一内存芯片的BG1端子和第二内存芯片的BG1端子的高电平或者低电平。
进一步地，所述第一内存芯片为BG1区域不良缺陷地址的内存芯片，且所述第二内存芯片为BG1区域不良缺陷地址的内存芯片，所述使能单元包括使能电路，所述使能电路包括电阻R3、电阻R4、电阻R5、二极管D1和三极管Q1，所述三极管Q1的集电极并联连接电阻R4的一端和电阻R5的一端，所述电阻R4的另一端并联连接所述电源的正极和所述二极管的D1的正极，所述二极管D1的负极连接所述三极管Q1的基极，所述三极管的发射极连接电阻R3的一端，所述电阻R3的另一端连接电源的负极，所述电阻R5的另一端并联连接第一内存芯片的BG1端子和第二内存芯片的BG1端子。
进一步地，所述第一内存芯片为BG0区域不良缺陷地址的内存芯片，且所述第二内存芯片为BG0区域不良缺陷地址的内存芯片，所述使能单元包括使能电路，所述使能电路包括电阻R3、电阻R4、电阻R5和三极管Q1，所述三极管Q1的集电极并联连接电阻R4的一端和电阻R5的一端，所述电阻R4的另一端连接所述电源的正极，所述三极管Q1的基极为断开状态，所述三极管的发射极连接电阻R3的一端，所述电阻R3的另一端连接电源的负极，所述电阻R5的另一端并联连接第一内存芯片的BG1端子和第二内存芯片的BG1端子。
如此设置，采用二极管D1，可以使用二极管D1的导通，提供给三极管Q1的基极一个高电压，使得三极管Q1导通工作；或者可以使用二极管D1的截止，采用不连接二极管D1或者将二极管D1烧断，实现断开三极管Q1的基极，不提供电压给三极管Q1，此时三极管Q1不工作；通过三极管Q1的导通和截止，实现驱动内存芯片的BG1端子的高电平或低电平。
进一步地，所述第一内存芯片为良好的内存芯片或者不良的内存芯片，所述第二内存芯片为良好的内存芯片或者不良的内存芯片。
进一步地，所述第一内存芯片和所述第二内存芯片均为DDR4内存芯片。
进一步地，所述电路板为PCB电路板。
有益效果
本实用新型对正常测试过程中出现的不良缺陷地址范围的内存芯片，通过电路组合技术，将不良内存芯片重新结合之后，合理安排在电路板上，可以获得组合后的内存模组；具体地，采用具有不良的内存芯片的BG1端子连接使能单元的输出端，使能单元可以提供给内存芯片的BG1端子高电平或者低电平，实现内存芯片的组合；采用第一内存芯片的BG0端子连接第二内存芯片的BG0端子，第一内存芯片的BG1端子连接第二内存芯片的BG1端子，再通过使能单元的输出高电平或者低电平，可以有效地实现内存芯片的组合，将不良内存芯片重新加以利用。采用三极管的截止和导通作用，可以实现使能单元输出高电平或者低电平；利用二极管，可以方便驱动三极管的导通和截止。
附图说明
图1为本实用新型一种内存模组的结构示意图。
图2为本实用新型一种内存模组的内存芯片内部选择方框图。
附图标号：1、第一内存芯片；2、第二内存芯片；3、使能单元。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，均属于本实用新型保护的范围。
参阅图1所示，本实用新型提供的一种内存模组，所述内存模组包括：内存芯片模块、使能单元和电路板，所述内存芯片模块和使能单元均连接在电路板上；
所述内存芯片模块为八个或十六个内存芯片单元，所述内存芯片单元包括第一内存芯片1和第二内存芯片2，所述第一内存芯片1和/或所述第二内存芯片2为不良缺陷地址的内存芯片，所述第一内存芯片1和所述第二内存芯片2均设有BG0端子和BG1端子，且所述第一内存芯片和所述第二内存芯片均设有BG0区域和BG1区域，所述使能单元3的输入端设有两个端子，所述使能单元的第一输入端连接电路板上的电源的正极，所述使能单元的第二输入端连接电路板上的电源的负极，所述使能单元的输出端并联连接第一内存芯片的BG1端子和第二内存芯片的BG1端子，所述第一内存芯片的BG0端子和第二内存芯片的BG0端子共接，所述使能单元用于提供所述第一内存芯片的BG1端子和第二内存芯片的BG1端子的高电平或者低电平。
实施例一，所述第一内存芯片1为BG1区域不良缺陷地址的内存芯片，且所述第二内存芯片2为BG1区域不良缺陷地址的内存芯片，所述使能单元3包括使能电路，所述使能电路包括电阻R3、电阻R4、电阻R5、二极管D1和三极管Q1，所述三极管Q1的集电极并联连接电阻R4的一端和电阻R5的一端，所述电阻R4的另一端并联连接所述电源的正极和所述二极管的D1的正极，所述二极管D1的负极连接所述三极管Q1的基极，所述三极管的发射极连接电阻R3的一端，所述电阻R3的另一端连接电源的负极，所述电阻R5的另一端并联连接第一内存芯片的BG1端子和第二内存芯片的BG1端子。
实施例二，所述第一内存芯片1为BG0区域不良缺陷地址的内存芯片，且所述第二内存芯片2为BG0区域不良缺陷地址的内存芯片，所述使能单元3包括使能电路，所述使能电路包括电阻R3、电阻R4、电阻R5和三极管Q1，所述三极管Q1的集电极并联连接电阻R4的一端和电阻R5的一端，所述电阻R4的另一端连接所述电源的正极，所述三极管Q1的基极为断开状态，所述三极管的发射极连接电阻R3的一端，所述电阻R3的另一端连接电源的负极，所述电阻R5的另一端并联连接第一内存芯片的BG1端子和第二内存芯片的BG1端子。
其中，所述第一内存芯片1和所述第二内存芯片2均为DDR4内存芯片。所述电路板为PCB电路板。
图2为内存模组的芯片内部选择方框图，参阅图2所示，内存芯片内部的BG1＝0区域设为BG0区域，内存芯片内部的BG1＝1区域设为BG1区域。
尽管已经示出和描述了本实用新型的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本实用新型的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本实用新型的范围由所附权利要求及其等同物限定。
Claims (5)
1.一种内存模组，其特征在于，所述内存模组包括：内存芯片模块、使能单元和电路板，所述内存芯片模块和使能单元均连接在电路板上；
所述内存芯片模块为八个或十六个内存芯片单元，所述内存芯片单元包括第一内存芯片和第二内存芯片，所述第一内存芯片和/或所述第二内存芯片为不良缺陷地址的内存芯片，所述第一内存芯片和所述第二内存芯片均设有BG0端子和BG1端子，且所述第一内存芯片和所述第二内存芯片均设有BG0区域和BG1区域，所述使能单元的输入端设有两个端子，所述使能单元的第一输入端连接电路板上的电源的正极，所述使能单元的第二输入端连接电路板上的电源的负极，所述使能单元的输出端并联连接第一内存芯片的BG1端子和第二内存芯片的BG1端子，所述第一内存芯片的BG0端子和第二内存芯片的BG0端子共接，所述使能单元用于提供所述第一内存芯片的BG1端子和第二内存芯片的BG1端子的高电平或者低电平。
2.根据权利要求1所述的一种内存模组，其特征在于，所述第一内存芯片为BG1区域不良缺陷地址的内存芯片，且所述第二内存芯片为BG1区域不良缺陷地址的内存芯片，所述使能单元包括使能电路，所述使能电路包括电阻R3、电阻R4、电阻R5、二极管D1和三极管Q1，所述三极管Q1的集电极并联连接电阻R4的一端和电阻R5的一端，所述电阻R4的另一端并联连接所述电源的正极和所述二极管的D1的正极，所述二极管D1的负极连接所述三极管Q1的基极，所述三极管的发射极连接电阻R3的一端，所述电阻R3的另一端连接电源的负极，所述电阻R5的另一端并联连接第一内存芯片的BG1端子和第二内存芯片的BG1端子。
3.根据权利要求1所述的一种内存模组，其特征在于，所述第一内存芯片为BG0区域不良缺陷地址的内存芯片，且所述第二内存芯片为BG0区域不良缺陷地址的内存芯片，所述使能单元包括使能电路，所述使能电路包括电阻R3、电阻R4、电阻R5和三极管Q1，所述三极管Q1的集电极并联连接电阻R4的一端和电阻R5的一端，所述电阻R4的另一端连接所述电源的正极，所述三极管Q1的基极为断开状态，所述三极管的发射极连接电阻R3的一端，所述电阻R3的另一端连接电源的负极，所述电阻R5的另一端并联连接第一内存芯片的BG1端子和第二内存芯片的BG1端子。
4.根据权利要求1所述的一种内存模组，其特征在于，所述第一内存芯片和所述第二内存芯片均为DDR4内存芯片。
5.根据权利要求1所述的一种内存模组，其特征在于，所述电路板为PCB电路板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202121433323.1U CN215008223U (zh) | 2021-06-25 | 2021-06-25 | 一种内存模组 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202121433323.1U CN215008223U (zh) | 2021-06-25 | 2021-06-25 | 一种内存模组 |
Publications (1)
| Publication Number | Publication Date |
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| CN215008223U true CN215008223U (zh) | 2021-12-03 |
Family
ID=79103808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202121433323.1U Active CN215008223U (zh) | 2021-06-25 | 2021-06-25 | 一种内存模组 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN215008223U (zh) |
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2021
- 2021-06-25 CN CN202121433323.1U patent/CN215008223U/zh active Active
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