CN215342506U - 晶圆级asic 3d集成基板及封装器件 - Google Patents

Abstract

本实用新型提供一种晶圆级ASIC 3D集成基板及封装器件。基板包括第一布线层、导电柱、塑封层、第二布线层及焊球；第一布线层包括第一介质层及第一金属线层，第一金属线层显露于第一介质层的表面，第二布线层包括第二介质层及第二金属线层，第二金属线层显露于第二介质层的表面；导电柱位于第一布线层和第二布线层之间，且两端分别与第一金属线层和第二金属线层电连接；塑封层将导电柱包覆；焊球位于第二布线层背离导电柱的一侧，且与第二金属线层电连接。采用本实用新型进行封装，可以真正实现系统级封装，可以消除基板寄生电容，降低器件噪声；同时可以提高电源效率，提高器件响应效率和可靠性。

Description

晶圆级ASIC 3D集成基板及封装器件

技术领域

本实用新型涉及半导体制造技术领域，特别涉及后段封装领域，具体涉及一种晶圆级 ASIC 3D集成基板及封装器件。

背景技术

PCB(Printed Circuit Board)板，中文名称为印制电路板，又称印刷线路板，是电子元器件的支撑体和电气连接的载体，是目前常用的封装基板之一。目前批量应用的PCB板多为1-12层，芯片的I/O接口越多，所需的PCB板层数就越多，价格也就高。传统基板的制程存在一定极限，比如目前PCB基板的最小线宽/线距普遍都是在50μm以上，BGA IC载板的最小线宽/线距为30/30μm，即便是FBGA IC载板的最先进制程也只能将最小线宽/线距做到20um/20um。随着前道芯片功能集成度的不断提升，已有的封装基板技术将无法满足前道需求, 所以才需要2.5D&Fan out wafer level(扇出型晶圆级)先进封装技术，但这类技术存在着造价高、制作时间长(相较于传统基板制造成本而言)等缺点，且这类先进封装技术只适用于对完成前段工艺后的晶圆进行封装而无法预先定制，在封装过程中可能造成芯片损伤。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种晶圆级ASIC 3D集成基板及封装器件，用于解决现有技术中采用诸如PCB基板封装的技术存在制程极限，线宽无法进一步缩小，无法满足电子器件集成度越来越高的要求，而扇出型晶圆级封装等封装技术存在着造价高、制作时间长，且在封装过程中可能造成芯片损伤等问题。

为实现上述目的及其他相关目的，本实用新型提供一种晶圆级ASIC 3D集成基板，其制备方法包括步骤：

提供载体，于所述载体上形成分离层；

于所述分离层上形成第一布线层，所述第一布线层包括第一介质层及第一金属线层，所述第一金属线层显露于所述第一介质层的表面；

于所述第一布线层上形成导电柱，所述导电柱与所述第一金属线层电连接；

形成塑封层，所述塑封层将所述导电柱包覆，且所述导电柱显露于所述塑封层的表面；

于所述塑封层上形成第二布线层，所述第二布线层包括第二介质层及第二金属线层，所述第二金属线层显露于所述第二介质层的表面，且第二金属线层与所述导电柱电连接；

于所述第二布线层上形成焊球，所述焊球与所述第二金属线层电连接；

自所述分离层处剥离所述载体，以显露出所述第一布线层背离所述导电柱的表面，且第一金属线层显露于第一布线层的表面。

可选地，所述第一布线层的厚度和第二布线层的厚度为15μm～40μm。

可选地，所述塑封层的厚度为50μm～100μm。

可选地，所述载体包括玻璃。

可选地，所述导电柱包括铜柱。

可选地，所述制备方法还包括在剥离所述载体前，于所述第一布线层背离所述导电柱的表面形成OSP抗氧化层的步骤，所述OSP抗氧化层覆盖于所述第一金属线层的表面。

可选地，所述晶圆级ASIC 3D集成基板为多个，所述制备方法还包括在形成OSP抗氧化层后，通过切割成型以将各所述晶圆级ASIC 3D集成基板相互分离的步骤。

本实用新型提供的晶圆级ASIC 3D集成基板包括第一布线层、导电柱、塑封层、第二布线层及焊球；所述第一布线层包括第一介质层及第一金属线层，所述第一金属线层显露于所述第一介质层的表面，所述第二布线层包括第二介质层及第二金属线层，所述第二金属线层显露于所述第二介质层的表面；所述导电柱位于所述第一布线层和第二布线层之间，且两端分别与所述第一金属线层和第二金属线层电连接；所述塑封层将所述导电柱包覆；所述焊球位于所述第二布线层背离所述导电柱的一侧，且与所述第二金属线层电连接。

可选地，所述晶圆级ASIC 3D集成基板还包括OSP抗氧化层，所述OSP抗氧化层位于所述第一布线层背离所述导电柱的表面，且覆盖于所述第一金属线层的表面。

本实用新型还提供一种封装器件，所述封装器件包括芯片及如上述任一方案中所述的晶圆级ASIC 3D集成基板，所述芯片设置于所述晶圆级ASIC 3D集成基板的表面，且与所述晶圆级ASIC 3D集成基板电连接。

更可选地，所述芯片包括有源器件和无源器件，所述有源器件位于所述第一布线层背离所述塑封层的表面，且与所述第一布线层电连接，所述无源器件位于所述第二布线层背离所述塑封层的表面，且与所述第二布线层电连接。

更可选地，所述有源器件包括逻辑器件、HBM器件、转换器、PMU器件和SMD器件中的一种或多种。

如上所述，本实用新型的晶圆级ASIC 3D集成基板及封装器件，具有以下有益效果：本实用新型的晶圆级ASIC 3D集成基板的最小线宽线距可降至1.5/1.5um，远小于传统基板的 20/20um，由此可以实现高密度高集成度的器件封装；基板厚度能做到<0.2mm(传统FBGA 10 层板厚度为1mm)，有助于器件封装尺寸的进一步缩小；且基板的制程时间短，可实现规模化定制，有助于降低封装成本；不需要带芯片封装，可以降低芯片损伤风险，有助于提高封装良率。采用本实用新型的晶圆级ASIC 3D集成基板进行封装，可以同时整合毫米波天线/电容 /电感/电晶体开关/GPU/PMU/DDR/闪存/滤波器等各种电子芯片和元器件，真正实现系统级封装。基于本实用新型的晶圆级ASIC 3D集成基板封装完成的封装器件，不仅成本可以降低，而且可以消除基板寄生电容，降低器件噪声；同时可以提高电源效率，提高器件响应效率和可靠性；对器件的设计裕度的要求低，使得本实用新型的封装器件的适用范围更加广泛。

附图说明

图1-11显示为本实用新型提供的晶圆级ASIC 3D集成基板在制备过程中于各步骤中所呈现出的截面结构示意图。

图12显示为图11的A区域的实物放大示意图。

图13显示为图11的B区域的实物放大示意图。

图14显示为本实用新型提供的封装器件的一例示性截面结构示意图。

图15显示为本实用新型提供的封装器件的一例示性俯视结构示意图。

元件标号说明

11 载体

12 分离层

13 第一布线层

131 第一介质层

132 第一金属线层

14 导电柱

15 塑封层

16 第二布线层

161 第二介质层

162 第二金属线层

17 焊球

18 OSP抗氧化层

191 有源器件

192 无源器件

20 凸块

21 载台

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。如在详述本实用新型实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是,本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。为使图示尽量简洁，各附图中并未对所有的结构全部标示。

传统的封装技术采用PCB基板或FBGA基板封装，最小线宽/线距只能做到20um/20um，这已经无法满足当前前段(front-end)芯片集成度越来越高的需求，而采用2.5D&Fanout wafer level(扇出型晶圆级)等先进封装技术，仅适用于对完成前段工艺后的晶圆进行封装而无法预先定制，在封装过程中可能造成芯片损伤，此外还存在着成本高、制作时间长等问题。本案的实用新型人在长期的工作中经大量研究而提出了一种改善方案。

具体地，本实用新型提供一种晶圆级ASIC 3D集成基板，其制备方法包括步骤：

提供载体11(参考图1)，于所述载体11上形成分离层12，得到的结构如图2所示；

于所述分离层12上形成第一布线层13(又可称之为正面布线层，因为该布线层在后续器件封装中将用于与芯片正面贴装)，所述第一布线层13包括第一介质层131及第一金属线层132，所述第一金属线层132显露于所述第一介质层131的表面，得到的结构如图3所示；

于所述第一布线层13上形成导电柱14，所述导电柱14包括但不限于铜柱，所述导电柱 14与所述第一金属线层132电连接，得到的结构如图4所示；在一示例中，形成所述导电柱 14的方法可以为，先采用包括但不限于气相沉积工艺形成金属种子层，然后采用包括但不限于电镀工艺于金属种子铜层表面形成电镀铜层，之后对形成的电镀铜层和金属种子层进行光刻刻蚀以形成多个间隔分布的导电柱14；

形成塑封层15，所述塑封层15将所述导电柱14包覆，且所述导电柱14显露于所述塑封层15的表面；具体地，可以采用包括但不限于压缩成型、传递模塑成型、液封成型、真空层压及旋涂中等方法中的一种或多种的结合形成包覆所述导电柱14的塑封层15，得到的结构如图5所示，之后采用包括但不限于研磨法进行平坦化处理，以使所述导电柱14的上表面与塑封层15的上表面相平齐，得到如图6所示的结构，所述塑封层15的材质包括单不限于聚酰亚胺、硅胶以及环氧树脂中的一种或多种的结合；当然，在其他示例中，也可以形成塑封层15，再于塑封层15中形成开孔，之后于开孔内填充金属材料以形成所述导电柱14，但先形成导电柱14再进行塑封，可以确保所述导电柱14和第一布线层13的电连接，降低对准难度；

于所述塑封层15上形成第二布线层16(又可称之为背面布线层或反面布线层)，所述第二布线层16包括第二介质层161及第二金属线层162，所述第二金属线层162显露于所述第二介质层161的表面，且第二金属线层162与所述导电柱14电连接，得到的结构如图7所示；当然，在其他示例中，根据需要，也可以在第二布线层的上继续形成导电柱和布线层，以形成3个或以上的布线层的堆叠；

于所述第二布线层16上形成焊球17，所述焊球17与所述第二金属线层162电连接，得到的结构如图8所示；比如先于第二布线层16上形成暴露出第二金属线层162的开口，然后采用植球法(ball mount)于对应开口内形成所述焊球17，这有助于确保焊球17和第二金属线层162的良好电接触；所述焊球17的材质包括但不限于锡、金、铜或锡和铜的合金；

形成所述焊球17后，自所述分离层12处剥离所述载体11，以显露出所述第一布线层13 背离所述导电柱14的表面，且第一金属线层132显露于第一布线层13的表面，比如将前述步骤得到的结构倒放(即焊球17朝下)于一载台21上，根据分离层12的材质不同，比如若所述分离层12为UV树脂层，则可以采用UV光对所述分离层12进行照射，由此将所述载体11剥离，该步骤的示意图可以参考图9所示；为避免显露出的金属线层在空气中氧化，在一示例中，在剥离所述载体11前，可以于所述第一布线层13背离所述导电柱14的表面形成OSP抗氧化层18，所述OSP抗氧化层18覆盖于所述第一金属线层132的表面，得到的结构如图10所示，将载体11剥离后，得到的结构如图11所示，图11中的局部A区域的实物放大示意图参考图12，局部B区域的实物放大示意图参考图13所示。OSP(Organic SolderabilityPreservatives)氧化层为有机保焊膜，又称护铜剂，其制备工艺为，在洁净的第一金属线层132 (比如铜层)表面上，以化学的方法长出一层有机皮膜。所述OSP抗氧化层18具有防氧化，耐热冲击，耐湿性等特点，可以避免暴露于空气中的第一金属线层132表面生锈(氧化或硫化等)，但在后续的焊接高温中，OSP抗氧化层18可以很容易地被助焊剂所迅速清除，可使露出的第一金属线层132表面得以在极短的时间内与熔融焊球17立即结合成为牢固的焊点。

本实用新型的晶圆级ASIC 3D集成基板采用半导体前段制造工艺制造而成，因而其最小线宽/线距可以做到1.5/1.5um，基板的整体厚度可以做到<0.2mm，在用于器件封装时，可以实现高密度高集成度的封装，有利于器件封装尺寸的进一步缩小。且基板的制备工艺简单，可以实现规模化定制，有助于缩短制程时间，降低封装成本，且基板的制备过程不需要芯片介入，可以降低芯片损伤风险，有助于提高封装良率。

作为示例，形成所述第一布线层13的工艺为，先采用包括但不限于气相沉积工艺于所述分离层12上形成第一介质层131，之后采用光刻刻蚀工艺于第一介质层131中形成对应第一金属线层132的开口，之后采用包括但不限于溅射法、电镀法、化学镀等方法中的一种或多种的结合于开口内及第一介质层131表面形成第一金属材料层以形成所述第一金属线层132。所述第一介质层131的材质包括但不限于环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或多种的结合，还可以为其他高K介质材料；所述第一金属线层132 的材质包括但不限于金、银、铜、铝等金属中的一种或多种的结合(优选铜层)。所述第一介质层131和所述第一金属线层132均可以为单层或多层结构，但需确保不同层的第一金属线层132相互电连接。所述第二布线层16的材质及制备工艺可以与所述第一布线层13的材质及制备工艺相同，对此不再详细展开。

作为示例，所述第一布线层13的厚度和第二布线层16的厚度为15μm～40μm，第一布线层13的厚度和第二布线层16的厚度可以相同或不同，具体根据需要设置。第一布线层13 和第二布线层16的具体结构可以根据待封装的芯片数量/类型灵活调整，使得本实用新型的集成基板可以适用于多种封装结构中。

在一示例中，所述塑封层15的厚度为50μm～100μm。通过形成导电柱14以及包覆导电柱14的塑封层15，可以提高整个基板的高度，有助于进一步降低基板应力，有利于后续的器件封装。

所述载体11主要起到支撑作用，避免器件制备过程中发生弯曲变形等不良。作为示例，所述载体11包括但不限于玻璃、硅基底、蓝宝石基底、陶瓷基底、金属基底等具有一定硬度且不容易发生弯曲变形的基板。本实施例中优选玻璃基底等透明基底，这有助于后续在剥离所述分离层12可自载体11的背面进行UV光照射以使所述载体11自所述分离层12处剥离。在制备所述分离层12前，可以先对载体11进行清洗及干燥。

所述分离层12可以为单层或多层结构，比如可以包括释放层和位于释放层表面的保护层。具体地，所述释放层包括但不限于碳材料层、树脂材料层和有机材料层中的一种或多种的结合，所述保护层包括但不限于聚酰亚胺层。比如所述载体11为玻璃等透明基底而所述分离层12为UV树脂层，在后续剥离时可自载体11背面照射所述分离层12以使其脱落，由此实现剥离。所述分离层12也可以为LTHC光热转换层，后续步骤可以基于激光等方法对所述 LTHC光热转换层进行加热，以使所述载体11自所述LTHC光热转换层处分离，降低剥离的工艺难度，防止器件损伤。所述分离层12的形成方法可以根据其材料而定，比如可以选自旋涂法、喷涂法、直接贴附等方法中的一种或多种。

本实用新型的制备方法可以同时制备单个或多个所述晶圆级ASIC 3D集成基板，当制备的晶圆级ASIC 3D集成基板为多个时，所述制备方法还包括在形成OSP抗氧化层18后，通过切割成型以将各所述晶圆级ASIC 3D集成基板相互分离的步骤。当然，也可以在将芯片贴装到基板表面后再进行切割。

本实用新型提供的晶圆级ASIC 3D集成基板可以基于前述任一制备方法制备而成，故前述内容可以全文引用至此。具体地，如图11所示，所述晶圆级ASIC 3D集成基板包括第一布线层13、导电柱14、塑封层15、第二布线层16及焊球17；所述第一布线层13包括第一介质层131及第一金属线层132，所述第一金属线层132显露于所述第一介质层131的表面，所述第二布线层16包括第二介质层161及第二金属线层162，所述第二金属线层162显露于所述第二介质层161的表面；所述导电柱14位于所述第一布线层13和第二布线层16之间，且两端分别与所述第一金属线层132和第二金属线层162电连接；所述塑封层15将所述导电柱14包覆；所述焊球17位于所述第二布线层16背离所述导电柱14的一侧，且与所述第二金属线层162电连接。

作为示例，所述晶圆级ASIC 3D集成基板还包括OSP抗氧化层18，所述OSP抗氧化层18位于所述第一布线层13背离所述导电柱14的表面，且覆盖于所述第一金属线层132的表面。

对所述晶圆级ASIC 3D集成基板的更多介绍还请参考前述内容，出于简洁的目的不赘述。本实用新型的晶圆级ASIC 3D集成基板可以用于2.5D封装和3D封装中，其整体作为silicon Interposer(硅中介层)，可以同时整合毫米波天线/电容/电感/电晶体开关/GPU/PMU/DDR/闪存(flash)/滤波器(filter)等各种电子芯片和元器件，并且可以与传统基板，比如与FBGA 基板兼容。即，基于本实用新型的晶圆级ASIC 3D集成基板，可以实现系统级封装(System In a Package，简称SIP)、倒装芯片规模封装(FCCSP)、封装天线技术(Antenna-in-Package，简称AIP)、扇出型封装(fan-out，简称FO)等各种封装技术。

本实用新型还提供一种封装器件，所述封装器件包括芯片及上述任一方案中所述的晶圆级ASIC 3D集成基板，所述芯片设置于所述晶圆级ASIC 3D集成基板的表面，且与所述晶圆级ASIC 3D集成基板电连接。对所述晶圆级晶圆级ASIC 3D集成基板的更多介绍还请参考前述内容，出于简洁的目的不赘述。所述封装器件的制备方法可以在完成所述晶圆级ASIC 3D 集成基板后，根据芯片的类型不同，将芯片通过芯片上的凸块20(bump)或衬垫(pad)焊接至基板的正面或背面。比如在一示例中，所述芯片包括有源器件191和无源器件192，所述有源器件位于所述第一布线层13背离所述塑封层15的表面，且与所述第一布线层13电连接，所述无源器件(IPD，Integrated Passive Device，集成无源器件)位于所述第二布线层16 背离所述塑封层15的表面，且与所述第二布线层16电连接。在进一步的示例中，如图14所示(为使图示简洁，图14中未示意出第一布线层13和第二布线层16的具体结构)，所述有源器件191包括逻辑器件(logic IC)、HBM(High Bandwidth Memory)器件、转换器(switch)、 PMU(Power Management Unit，电源管理单元)器件和SMD(Surface MountedDevices)器件中的一种或多种(各类型的器件可以为单个或多个)。如图15所示，所述封装器件可以为一系统级封装模组(AIP Module)，其可以同时整合处理器(Processor)、传感器(Sensor)、数据加密芯片(Data Encryption)、执行器件(Actuator)、存储器(Memory)、连接器 (connectivity)、安全芯片(Built-in Security)等器件，各器件可排布于封装基板的表面，并在封装器件表面形成天线和/或电磁屏蔽层(EMI Shield)。

由于采用前述的晶圆级ASIC 3D集成基板，使得本实用新型的封装器件的集成度可以进一步提高而尺寸可以进一步缩小，成本可以进一步降低，而且可以消除基板寄生电容而降低器件噪声；同时可以提高电源效率，提高器件响应效率和可靠性。本实用新型的封装器件对设计裕度(Design Margin)的要求低，可以进一步提高其适用性。

综上所述，本实用新型提供一种晶圆级ASIC 3D集成基板及封装器件。采用本实用新型的晶圆级ASIC 3D集成基板，封装的最小线宽线距可降至1.5/1.5um，远小于传统基板的 20/20um，由此可以实现高密度高集成度的器件封装；基板厚度能做到<0.2mm(传统FBGA10 层板厚度为1mm)，有助于器件封装尺寸的进一步缩小；且基板的制程时间短，可实现规模化定制，有助于降低封装成本；不需要带芯片封装，可以降低芯片损伤风险，有助于提高封装良率。采用本实用新型的晶圆级ASIC 3D集成基板进行封装，可以同时整合毫米波天线/电容 /电感/电晶体开关/GPU/PMU/DDR/闪存/滤波器等各种电子芯片和元器件，真正实现系统级封装。基于本实用新型的晶圆级ASIC 3D集成基板封装完成的封装器件，不仅成本可以降低，而且可以消除基板寄生电容，降低器件噪声；同时可以提高电源效率，提高器件响应效率和可靠性；对器件的设计裕度的要求低，使得本实用新型的封装基板有着广泛的适用性。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (8)

1.一种晶圆级ASIC 3D集成基板，其特征在于，所述晶圆级ASIC 3D集成基板包括第一布线层、导电柱、塑封层、第二布线层及焊球；所述第一布线层包括第一介质层及第一金属线层，所述第一金属线层显露于所述第一介质层的表面，所述第二布线层包括第二介质层及第二金属线层，所述第二金属线层显露于所述第二介质层的表面；所述导电柱位于所述第一布线层和第二布线层之间，且两端分别与所述第一金属线层和第二金属线层电连接；所述塑封层将所述导电柱包覆；所述焊球位于所述第二布线层背离所述导电柱的一侧，且与所述第二金属线层电连接。

2.根据权利要求1所述的晶圆级ASIC 3D集成基板，其特征在于，所述第一布线层的厚度和第二布线层的厚度为15μm～40μm。

3.根据权利要求1所述的晶圆级ASIC 3D集成基板，其特征在于，所述塑封层的厚度为50μm～100μm。

4.根据权利要求1所述的晶圆级ASIC 3D集成基板，其特征在于，所述导电柱包括铜柱。

5.根据权利要求1所述的晶圆级ASIC 3D集成基板，其特征在于，所述晶圆级ASIC 3D集成基板还包括OSP抗氧化层，所述OSP抗氧化层位于所述第一布线层背离所述导电柱的表面，且覆盖于所述第一金属线层的表面。

6.一种封装器件，其特征在于，所述封装器件包括芯片及如权利要求1所述的晶圆级ASIC 3D集成基板，所述芯片设置于所述晶圆级ASIC 3D集成基板的表面，且与所述晶圆级ASIC 3D集成基板电连接。

7.根据权利要求6所述的封装器件，其特征在于，所述芯片包括有源器件和无源器件，所述有源器件位于所述第一布线层背离所述塑封层的表面，且与所述第一布线层电连接，所述无源器件位于所述第二布线层背离所述塑封层的表面，且与所述第二布线层电连接。

8.根据权利要求7所述的封装器件，其特征在于，所述有源器件包括逻辑器件、HBM器件、转换器、PMU器件和SMD器件中的一种或多种。

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