CN214846519U - 一种低成本cpu模组 - Google Patents
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Abstract
本实用新型提供一种低成本CPU模组，不但确保能控制住整体成本，且可以提高产品设计的灵活性及时效性。其包括，电子元器件，电子元器件包括：CPU芯片、DDR存储芯片、FLASH存储芯片、电路子板板体，电子元器件集成在电路子板板体上；电路子板板体基于子板用板级连接器连接主电路板的板级连接器；电路子板板体为多层板结构，电子元器件设置于电路子板板体的正面，且以CPU芯片为中心，其他的电子元器件设置于CPU芯片外侧；CPU芯片的控制信号接口连接到子板用板级连接器；子板用板级连接器包括：第一子板连接器、第二子板连接器、第三子板连接器，三组子板连接器围绕CPU芯片，设置于CPU芯片外侧设置。
Description
技术领域
本实用新型涉及应急广播系统终端领域技术领域，具体为一种低成本CPU模组。
背景技术
常用的应急广播系统终端设备都属于底端产品，需要控制成本。但是，一般性能强劲的CPU需要搭配外围的DDR和FLASH存储器件，这些器件一般要求高密度多层PCB板来承载，如果将这些器件直接与终端主板的其他电路器件设计在同一块PCB板上,如图例1所示，为现有技术中所有元器件安装于同一块电路板的四层主板结构示意图，这样的板层结构势必造成整块承载的PCB板成本高涨。
发明内容
为了解决现有技术中，使用现有PCB集成技术导致中低端应急广播设备成本过高的问题，本实用新型提供一种低成本CPU模组，不但确保能控制住整体成本，且可以提高产品设计的灵活性及时效性。
本实用新型的结构是这样的：一种低成本CPU模组，其包括，电子元器件，所述电子元器件包括：CPU芯片、DDR存储芯片、FLASH存储芯片，其特征在于，其还包括:电路子板板体，所述电子元器件集成在所述电路子板板体上；所述电路子板板体基于子板用板级连接器连接所述主电路板的板级连接器；
所述电路子板板体为多层板结构，所述电子元器件设置于所述电路子板板体的正面，且以所述CPU芯片为中心，其他的所述电子元器件设置于所述CPU芯片外侧；
所述CPU芯片的控制信号接口连接到所述子板用板级连接器；所述子板用板级连接器包括：第一子板连接器、第二子板连接器、第三子板连接器，三组子板连接器围绕所述CPU芯片，设置于所述CPU芯片外侧设置。
其进一步特征在于：
所述CPU芯片的控制信号接口包括：串行通信信号接口、I2C信号接口、网络信号接口、GPIO信号接口、USB信号接口；所述串行通信信号接口、所述I2C信号接口的信号管脚通过电路板走线连接所述第一子板连接器；所述网络信号接口、所述GPIO信号接口的信号管脚通过电路板走线连接所述第二子板连接器；所述USB信号接口信号管脚通过电路板走线连接所述第三子板连接器；
所述电路子板板体为2层、或者4层的PCB板；
所述电路子板板体上设置的所述电子元器件之间的连接方式，还包括：基于邦定工艺连接的SIP封装模式。
本实用新型提供的一种低成本CPU模组，其通过将CPU芯片及其外围的电子元器件设计为一个模组的形态，通过板级连接器连接到主板，降低主板的PCB板密度和层数，从而降低主板的成本；同时，通过对电路子板板体上的布线的设计，将电子元器件安排空间有限的电路子板板体上，进一步降低CPU模组的成本；其也可以通过邦定工艺连接的SIP封装模式连接电路子板板体上的各个电子元器件，进一步降低CPU模组的层数。
附图说明
图1为现有技术中主电路板的层间结构示意图；
图2为本专利技术方案中主电路板、CPU模组之间的层间结构实施例的示意图；
图3为本专利技术方案中CPU模组的结构示意图；
图4为CPU模组的与主板连接示意图。
具体实施方式
如图2~图4所示，本实用新型一种低成本CPU模组，其包括：电路子板板体1，以及集成在电路子板板体1的电子元器件；电子元器件包括：CPU芯片2、DDR存储芯片3、FLASH存储芯片4、子板用板级连接器。
如图3、图4所示，电路子板板体1为2层、或者4层的多层PCB板结构，电子元器件设置于电路子板板体1的正面，且以CPU芯片2为中心，设置于CPU芯片2外侧；基于子板用板级连接器连接主电路板9的板级连接器；CPU芯片2的控制信号接口连接到子板用板级连接器；子板用板级连接器包括：第一子板连接器5、第二子板连接器6、第三子板连接器7，三组子板连接器围绕CPU芯片2，设置于CPU芯片2外侧设置。
本实施例中，CPU芯片2基于全志H3控制器实现，DDR存储芯片3基于镁光MT41K128M16JT实现，FLASH存储芯片4基于东芝THGBMDG5D1LBAIL实现；如图4所示，在CPU芯片2的控制信号接口中，串行通信信号接口，为管脚1、管脚2，I2C信号接口为管脚3、管脚4，网络信号接口为管脚5、管脚6，GPIO信号接口为管脚7、管脚8，USB信号接口为管脚9，管脚10；为了使电路板轴线利用空间更为合理，串行通信信号接口、I2C信号接口的信号管脚通过电路板走线连接第一子板连接器5；网络信号接口、GPIO信号接口的信号管脚通过电路板走线连接第二子板连接器6；USB信号接口信号管脚通过电路板走线连接第三子板连接器7；本实施例中，在CPU芯片2的管脚11、管脚12、管脚14、管脚15连接DDR存储芯片3，CPU管脚13连接FLASH存储芯片4。
具体实施时，第一子板连接器5、第二子板连接器6、第三子板连接器7的安装形式，可以是插件安装形式，也可以是贴片安装形式。DDR存储芯片部件3、FLASH存储芯片部件4也可以内嵌到CPU芯片，更进一步的降低CPU模组的尺寸。
为了更进一步降低CPU模组的电路板层数，电路子板板体1上设置的电子元器件之间的连接方式，还包括：基于邦定工艺连接的SIP封装模式。
如图1所示，为现有技术中的多层主板；使用本实用新型的技术方案后，，将CPU芯片及其外围组件设计为一个模组的形态，通过板级连接器连接到主板，如图2所示降低了主板的PCB板的密度、层数，从而降低主板的成本。CPU模组作为一个组件搭配其他的主板实现不同的功能，提升了产品设计的灵活性及时效性，也更加便于调试和维修更换。
Claims (4)
1.一种低成本CPU模组，其包括，电子元器件，所述电子元器件包括：CPU芯片、DDR存储芯片、FLASH存储芯片，其特征在于，其还包括:电路子板板体，所述电子元器件集成在所述电路子板板体上；所述电路子板板体基于子板用板级连接器连接主电路板的板级连接器；
所述电路子板板体为多层板结构，所述电子元器件设置于所述电路子板板体的正面，且以所述CPU芯片为中心，其他的所述电子元器件设置于所述CPU芯片外侧；
所述CPU芯片的控制信号接口连接到所述子板用板级连接器；所述子板用板级连接器包括：第一子板连接器、第二子板连接器、第三子板连接器，三组子板连接器围绕所述CPU芯片，设置于所述CPU芯片外侧设置。
2.根据权利要求1所述一种低成本CPU模组，其特征在于：所述CPU芯片的控制信号接口包括：串行通信信号接口、I2C信号接口、网络信号接口、GPIO信号接口、USB信号接口；所述串行通信信号接口、所述I2C信号接口的信号管脚通过电路板走线连接所述第一子板连接器；所述网络信号接口、所述GPIO信号接口的信号管脚通过电路板走线连接所述第二子板连接器；所述USB信号接口信号管脚通过电路板走线连接所述第三子板连接器。
3.根据权利要求1所述一种低成本CPU模组，其特征在于：所述电路子板板体为2层、或者4层的PCB板。
4.根据权利要求1所述一种低成本CPU模组，其特征在于：所述电路子板板体上设置的所述电子元器件之间的连接方式，还包括：基于邦定工艺连接的SIP封装模式。
Priority Applications (1)
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|---|---|---|---|
| CN202120942440.4U CN214846519U (zh) | 2021-05-06 | 2021-05-06 | 一种低成本cpu模组 |
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| CN202120942440.4U CN214846519U (zh) | 2021-05-06 | 2021-05-06 | 一种低成本cpu模组 |
Publications (1)
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Family Applications (1)
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| CN202120942440.4U Active CN214846519U (zh) | 2021-05-06 | 2021-05-06 | 一种低成本cpu模组 |
Country Status (1)
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2021
- 2021-05-06 CN CN202120942440.4U patent/CN214846519U/zh active Active
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