CN214474972U - 一种PCIE和RapidIO数据转换装置 - Google Patents

Abstract

本实用新型公开了一种PCIE和RapidIO数据转换装置，包括处理器和FPGA芯片，FPGA芯片包括PCIE IP核、多个转换通道、一级仲裁模块和RapidIO IP核，转换通道包括相互连接的DMA模块和Bridge模块，各转换通道的DMA模块通过AXI总线与PCIE IP核连接，各转换通道的Bridge模块与一级仲裁模块连接，一级仲裁模块和RapidIO IP核连接，PCIE IP核与处理器连接。该装置采用FPGA芯片实现PCIE与RapidIO各功能的双向转换，并通过多通道二级仲裁提高转换性能及处理器操作的高效便捷性，满足低功耗、小体积需求，稳定性好。

Description

一种PCIE和RapidIO数据转换装置

技术领域

本实用新型属于计算机通信技术领域，具体涉及一种PCIE和RapidIO数据转换装置。

背景技术

Rapid IO是一种高性能、低引脚数、基于数据包交换的互连体系结构，是为满足高性能嵌入式系统需求而设计的一种开放式互连技术标准。主要应用于嵌入式系统内部互连，支持芯片到芯片、板到板间的通讯。RapidIO作为一种关键的数据通信接口，其应用的越来越广泛。

现有技术包括两种技术方案：一种是采用PCIE转RapidIO转换芯片；另一种是通过处理器和FPGA方式来实现处理器端PCIE到FPGA端RapidIO数据的转换。其中，采用处理器和FPGA的方案相较于采用PCIE转RapidIO转换芯片的方案，通过FPGA来实现PCIE到RapidIO之间数据的转换，灵活性及扩展性更强，如专利授权公告号为CN208207795U《一种实现RapidIO和PCIE数据转换的系统》，但该现有技术仅用于RapidIO接口功能测试，PCIE端与RapidIO端一一对应，没有进行多通道仲裁设计不便于处理器端操作，转换性能较差。

实用新型内容

本实用新型的目的在于针对上述问题，提出一种PCIE和RapidIO数据转换装置，可实现处理器端PCIE到RapidIO、RapidIO到处理器端PCIE的数据双向转换，同时支持多个通道的数据转换功能，便于处理器端操作，转换性能高，灵活性及扩展性强。

为实现上述目的，本实用新型所采取的技术方案为：

本实用新型提出的一种PCIE和RapidIO数据转换装置，包括处理器和FPGA芯片，FPGA芯片包括PCIE IP核、多个转换通道、一级仲裁模块和RapidIO IP核，转换通道包括相互连接的DMA模块和Bridge模块，各转换通道的DMA模块通过AXI总线与PCIE IP核连接，各转换通道的Bridge模块与一级仲裁模块连接，一级仲裁模块和RapidIO IP核连接，PCIE IP核与处理器连接。

优选地，PCIE和RapidIO数据转换装置还包括多个DoorBell模块，各DoorBell模块的一端与AXI总线连接，另一端与一级仲裁模块连接。

优选地，PCIE和RapidIO数据转换装置还包括AXI BRAM控制器，AXI BRAM控制器的一端与AXI总线连接，另一端与各转换通道的Bridge模块连接。

与现有技术相比，本实用新型的有益效果为：采用FPGA芯片实现PCIE与RapidIO各功能之间的双向转换，如实现SWRITE、NWRITE、NWRITE_R、NREAD、MSG、DoorBell、Maintenance功能的双向转换，并采用多通道二级仲裁提高转换性能及处理器操作的高效便捷性，满足低功耗、小体积需求，提高了使用性能的稳定性。

附图说明

图1为本实用新型PCIE和RapidIO数据转换装置整体结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

需要说明的是，当组件被称为与另一个组件“连接”时，它可以直接与另一个组件连接或者也可以存在居中的组件。除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是在于限制本申请。

如图1所示，一种PCIE和RapidIO数据转换装置，包括处理器和FPGA芯片，FPGA芯片包括PCIE IP核、多个转换通道、一级仲裁模块和RapidIO IP核，转换通道包括相互连接的DMA模块和Bridge模块，各转换通道的DMA模块通过AXI总线与PCIE IP核连接，各转换通道的Bridge模块与一级仲裁模块连接，一级仲裁模块和RapidIO IP核连接，PCIE IP核与处理器连接。

其中，每个DMA模块与Bridge模块组成一个转换通道，如转换通道1由DMA模块1与Bridge模块1组成，其它转换通道同理，每个转换通道都能完成PCIE与RapidIO的所有功能(包括SWRITE、NWRITE、NWRITE_R、NREAD、MSG、DoorBell和Maintenance功能)的双向转换。并采用多通道二级仲裁提高转换性能及处理器操作的高效便捷性，满足低功耗、小体积需求，提高了使用性能的稳定性。

具体地，各个模块的主要功能如下：

处理器：用于向PCIE IP核下发命令以控制PCIE和RapidIO数据的双向转换，PCIEIP核用于数据和命令的收发。

DMA模块：在处理器发起RapidIO操作流程时完成处理器的内存数据读取；在处理器接收RapidIO操作流程时完成将RapidIO IP核接收的数据写入到处理器的内存。

Bridge模块：在处理器发起RapidIO操作流程时完成对读取到的命令和数据进行解析，解析为RapidIO命令和数据，包括地址、ID、数据量大小以及功能类型等配置信息，然后将配置信息及数据写入到一级仲裁模块中；在处理器接收RapidIO操作流程时完成对接收到的RapidIO命令与数据解析为PCIE协议命令和数据发送至DMA模块；

一级仲裁模块的功能包括：1)处理器发起RapidIO操作流程时各转换通道数据的仲裁轮转；2)处理器接收RapidIO操作流程时命令和数据的分发处理。

RapidIO IP核：在处理器发起RapidIO操作流程时根据接收到的命令和数据转换为RapidIO协议的数据格式发出；在处理器接收RapidIO操作流程时将接收到的RapidIO数据转换为RapidIO命令，并将RapidIO命令和数据发送到一级仲裁模块。

在一实施例中，PCIE和RapidIO数据转换装置还包括多个DoorBell模块，各DoorBell模块的一端与AXI总线连接，另一端与一级仲裁模块连接。

其中，各DoorBell模块的两端分别与AXI总线和一级仲裁模块连接。用于中断响应，如用于处理器发起RapidIO操作流程(即PCIE转RapidIO)和处理器接收RapidIO操作流程(即RapidIO转PCIE)时，处理器通过向一级仲裁模块发送中断指令来告知命令下发完成，以便执行后续操作。需要说明的是，在实际应用中，DoorBell模块的数量和响应位置可根据实际需求进行设置。

在一实施例中，PCIE和RapidIO数据转换装置还包括AXI BRAM控制器，AXI BRAM控制器的一端与AXI总线连接，另一端与各转换通道的Bridge模块连接。AXI BRAM控制器用于接收处理器下发的命令并发送至各转换通道的Bridge模块。具有低延时、兼容性好、传输性能高的优势。

该装置的数据处理流程如下：

处理器发起RapidIO操作流程(PCIE转RapidIO)：

(1)PCIE IP核接收处理器发送的命令及数据并经AXI总线将命令下发至AXI BRAM控制器，将数据下发至各转换通道的DMA模块；

(2)各转换通道的Bridge模块对应读取AXI BRAM控制器中的命令，并根据读取的命令解析具体功能后再读取DMA模块中对应的数据，Bridge模块将读取的PCIE协议命令和数据对应解析为RapidIO协议命令和数据发送至一级仲裁模块；

(3)一级仲裁模块接收各转换通道的RapidIO协议命令和数据，并根据仲裁规则进行轮转发送数据至RapidIO IP核；

(4)RapidIO IP核接收来自一级仲裁模块的RapidIO协议命令和数据，并按RapidIO协议的数据格式发送至外部处理器，完成处理器发起的RapidIO操作流程(即数据完成PCIE转RapidIO)。

具体地，如根据PCIE和RapidIO各种功能的特点将SWRITE、NWRITE、NWRITE_R、NREAD、DoorBell功能的数据归类为A类数据流；将Maintenance功能的数据归为B类数据流；将MSG功能的数据归类为C类数据流，共三种模式。

A类数据流仲裁时，根据转换通道1、转换通道2、转换通道3、转换通道4中数据发送的模式进行判断，由于NREAD有响应时间要求，需要对NREAD进行优先处理，其余模式的数据按各通道数据流量进行仲裁处理，即A类数据流仲裁优先处理NRERAD功能的数据，其次根据各转换通道中A类数据流的数据流量进行仲裁处理。

B类数据流仲裁时，根据转换通道1、转换通道2、转换通道3、转换通道4中B类数据流的数据流量进行仲裁处理。

C类数据流仲裁时，根据转换通道1、转换通道2、转换通道3、转换通道4中C类数据流的数据流量进行仲裁处理。

该装置包括二级仲裁：第一级仲裁为一级仲裁模块的转换通道1、转换通道2、转换通道3、转换通道4之间的仲裁；第二级仲裁为A类数据流、B类数据流、C类数据流三类数据流模式之间的仲裁，通过RapidIO IP核进行仲裁处理，如简单的根据数据的功能判定仲裁顺序，其仲裁顺序为：A类数据流>C类数据流>B类数据流。具体地，如转换通道1发起A类数据流、转换通道2发起B类数据流、转换通道3发起A类数据流、转换通道4发起C类数据流。其中，转换通道1中A类数据流的流量大于转换通道3中A类数据流的流量。

当处理器同时对各转换通道发起操作时，仲裁流程如下：

(1)转换通道1及转换通道3中的A类数据流对应的命令和数据会发送到一级仲裁模块，根据转换通道内的数据量，一级仲裁模块先输出转换通道1中的命令和数据；

(2)转换通道2中的B类数据流的命令和数据会发送到一级仲裁模块，且4个转换通道中只有转换通道2有B类数据流，一级仲裁模块输出转换通道2中的命令和数据；

(3)转换通道4中的C类数据流的命令和数据会发送到一级仲裁模块，且4个转换通道中只有转换通道4有C类数据流，一级仲裁模块输出转换通道4中的命令和数据；

(4)当RapidIO IP核接收到A、B、C三类数据流时会根据内部仲裁顺序，首先处理A类数据流；然后处理C类数据流；最后处理B类数据流。

其中，(1)、(2)、(3)同步进行，无先后顺序。

所以，当处理器同时对各转换通道发起以上操作时，最终一级仲裁模块的仲裁输出结果为：首先输出转换通道1中的A类数据流；其次输出转换通道3中的A类数据流；然后输出转换通道4中的C类数据流；最后处理转换通道2中的B类数据流。关于多通道轮转仲裁的仲裁逻辑可基于现有技术，如参考专利CN202404581U《优先级可调多通道DMA控制器》。需要说明的是，同一转换通道还可包括多种数据流模式，仲裁流程根据每个转换通道三类数据流模式的数据流量进行仲裁处理，且转换通道的数量还可根据实际需求进行调整。

处理器接收RapidIO操作流程(RapidIO转PCIE)：

(1)PCIE IP核接收处理器发送的命令并经AXI总线将命令下发至AXI BRAM控制器；

(2)RapidIO IP核将接收的RapidIO协议数据解析为RapidIO协议命令，并将RapidIO协议命令和数据发送至一级仲裁模块；

(3)一级仲裁模块根据RapidIO协议命令中的地址和ID，选择对应转换通道的Bridge模块进行RapidIO协议命令和数据的接收，如在接收数据时一级仲裁模块完成A、B、C三类数据流的分发，根据RapidIO协议命令中的地址和ID分发RapidIO协议数据至对应转换通道的Bridge模块；

(4)各Bridge模块读取AXI BRAM控制器中的命令，并将接收到的RapidIO协议命令和数据解析为PCIE协议命令和数据发送至DMA模块；

(5)各DMA模块根据对应接收的Bridge模块的PCIE协议命令将PCIE协议数据写入到处理器的内存，完成处理器接收RapidIO操作流程(即数据完成RapidIO转PCIE)。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请描述较为具体和详细的实施例，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (3)

1.一种PCIE和RapidIO数据转换装置，其特征在于：所述PCIE和RapidIO数据转换装置包括处理器和FPGA芯片，所述FPGA芯片包括PCIE IP核、多个转换通道、一级仲裁模块和RapidIO IP核，所述转换通道包括相互连接的DMA模块和Bridge模块，各所述转换通道的DMA模块通过AXI总线与所述PCIE IP核连接，各所述转换通道的Bridge模块与所述一级仲裁模块连接，所述一级仲裁模块和所述RapidIO IP核连接，所述PCIE IP核与处理器连接。

2.如权利要求1所述的PCIE和RapidIO数据转换装置，其特征在于：所述PCIE和RapidIO数据转换装置还包括多个DoorBell模块，各所述DoorBell模块的一端与所述AXI总线连接，另一端与所述一级仲裁模块连接。

3.如权利要求1所述的PCIE和RapidIO数据转换装置，其特征在于：所述PCIE和RapidIO数据转换装置还包括AXI BRAM控制器，所述AXI BRAM控制器的一端与所述AXI总线连接，另一端与各所述转换通道的Bridge模块连接。

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