CN202563495U - 一种dma传输装置 - Google Patents

Abstract

本实用新型公开了一种DMA传输装置，其中，包括：CPU、DMA外设和用于将DMA传输请求信号转换为CPU中断信号的转换单元，所述DMA单元通过转换单元与DMA外设控制信号接口连接。本实用新型提供的DMA传输装置，根据CPU中断信号和DMA传输请求信号的特点并充分利用，通过转换单元将DMA传输请求信号转换为中断信号，从而充分利用了CPU内部的DMA通道来对外DMA传输，大大的提高了DMA通道的利用率以及数据的传输效率。

Description

一种DMA传输装置

技术领域

 本实用新型涉及DMA通道传输数据领域，特别涉及一种DMA传输装置。

背景技术

在数字通信收发信机结构中，一般采用CPU（Central Processing Unit，中央处理器）+DSP（Digital Signal Processing，数字信号处理）架构，CPU负责协议处理，DSP负责基带处理，如图1所示，为了提高CPU和DSP之间的数据交互的传输效率，目前一般采用多通道DMA（Direct Memory Access，直接内存存取）方式进行数据传输。

对于DPS而言，由于DSP受到自身处理能力的限制，一般需要4个DMA通道来传输数据。请参阅图2，图2为现有技术4通道DMA传输结构框图。如图所示，在CPU100中包括DMA单元110，DMA外设120包括DMA外设控制信号接口121。所述CPU100通过DMA单元110连接DMA外设控制信号接口121，进行传输数据。DMA外设120可以为DSP或者其它DMA外设。在传统的DMA数据传输架构中，所述DMA单元110包括4个通道，依次为第一通道111，第二通道112，第三通道113和第四通道114。每一个通道有三个接线端，分别为/DMA_DREQ（即DMA传输请求信号）、/DMA_DACK （即DMA响应输出信号）和/DMA_DDONE（即DMA传输完成信号）接线端。在DMA外设控制信号接口121有相应的接线端与DMA单元110一一对应连接。

请继续参阅图2，在实际的DMA传输过程中，/DMA_DACK和/DMA_DDONE不是必须的，大部分的CPU没有这两个信号，所以在实际传输过程中，只需/DMA_DREQ便可实现传输。

在传统的DMA数据传输架构中，很多处理器本身具有4个DMA通道，但是对外的DMA通道数量根据各个处理器的DMA控制信号数量的多少来决定。现行的众多CPU中，虽然内部自身有4个DMA通道，但是对外只有1至2个DMA通道控制信号。由于DSP自身处理能力有限，需要4个DMA通道来传输数据，且每个DMA通道的控制寄存器值固定，以此提高传输效率。但是，在各大厂商发布的CPU系列中，已经找不到对外4个DMA通道的处理器，这样导致CPU和DSP之间DMA通道数不对等，导致传输效率低下。

因而现有技术还有待改进和提高。

实用新型内容

鉴于上述现有技术的不足之处，本实用新型的目的在于提供一种DMA传输装置，以解决现有技术CPU与DSP之间通道数量对等，传输效率低的问题。

为了达到上述目的，本实用新型采取了以下技术方案：

一种DMA传输装置，其中，包括：

CPU、DMA外设和用于将DMA传输请求信号转换为CPU中断信号的转换单元；所述DMA外设通过转换单元与CPU连接。

所述的DMA传输装置，其中，所述转换单元为CPLD或FPGA。

所述的DMA传输装置，其中，所述CPU包括DMA单元，所述DMA单元通过转换单元与DMA外设连接。

所述的DMA传输装置，其中，所述DMA外设包括DMA外设控制信号接口，所述DMA外设控制信号接口通过转换单元与DMA单元连接。

所述的DMA传输装置，其中，所述DMA外设控制信号接口为DSP。

相较于现有技术，本实用新型提供的DMA传输装置，由于采用了在CPU与DSP之间增加了转换单元，所述转换单元用于将DMA传输请求信号转换为CPU中断信号，使得多DMA通道DSP与单DMA通道CPU或双DMA通道CPU之间的通道数量对等，从而大大的提高了传输效率，大大方便了用户。

附图说明

图1为现有技术数字通信收发信机架构的示意图。

图2为现有技术4通道DMA传输结构框图。

图3为本实用新型DMA传输装置实施例的结构框图。

具体实施方式

本实用新型提供一种DMA传输装置，为使本实用新型的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本实用新型进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

本实用新型提供的一种DMA传输装置，如图3所示，图3为本实用新型实施例的结构框图，所述DMA传输装置包括CPU100、转换单元130和DMA外设120，所述CPU100通过转换单元130与DMA外设120相连。所述DMA外设120包括DMA外设控制信号接口121，用于传输DMA传输请求信号。DMA外围设备控制信号接口121有很多，比如视频接口、音频接口、网络接口和DSP等。所述CPU100包括DMA单元110。所述DMA单元110用于接收/DMA_DREQ（即DMA传输请求信号），并输出/DMA_DACK（即输出DMA响应输出信号），在传输完成后，DMA单元110输出/DMA_DDONE （即DMA传输完成信号）。

所述转换单元 130连接在DMA外设控制信号接口121与DMA单元110之间，用于将DMA传输请求信号转换为CPU中断信号。在具体实施时，DMA数据通过4路/DMA_DREQ ，从DMA外设控制信号接口121传递给转换单元130。所述转换单元130将接收到的/DMA_DREQ转换为CPU中断信号，在DMA传输装置中，4路/DMA_DREQ对应4路/SYS_IRQ（即系统中断请求信号），再将/SYS_IRQ传递给CPU100中的DMA单元110。同时，由DMA单元110传递/DMA_DACK（即DMA响应输出信号）给转换单元130，/DMA_DACK用于表征数据传输与否，在传输完成后，DMA单元110传递/DMA_DDONE（即DMA传输完成信号）给转换单元130，/DMA_DDONE用于表征数据传输完成与否。

在实用新型实施例中，所述转换单元130可以为CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件），也可以为FPGA（Field－Programmable Gate Array，即现场可编程门阵列），来根据需求将DMA传输请求信号转换为CPU中断请求信号。而现行的众多CPU中，内部自身有4个DMA通道，但是对外只有1至2个DMA通道控制信号，此处以CPU单DMA通道控制信号为例，对本实用新型的技术方案进行说明：

譬如、在进行一次DMA传输过程中，/DMA_DREQ为一系列脉冲信号，DMA外设的4路/DMA_DREQ，可能几路同时有效，但DMA传输使用同一组数据总线，转换单元130只让其中一路/SYS_IRQ有效，即只能采用一路DMA进行传输，其他路进入等待状态，在其中一路开始DMA进行传输时，CPU将该路/DMA_DACK置位，表征数据正在传输。CPU侧置位/DMA_DDONE，同时转换单元130将/SYS_IRQ置为无效，从而结束该通道传输。若该路DMA_DREQ变为无效，转换单元130将对应的/SYS_IRQ也置为无效，该通道也结束传输。此时，若其它路/DMA_DREQ有效，对应进行上述步骤，开启对应通道的传输。可根据系统情况分配通道之间的优先级，这样大大提高了数据传输的效率，以避免多路数据同时传输，造成系统处理效率大大降低。

上述实施例仅以CPU单DMA通道控制信号为例进行说明，但对于CPU双DMA通道控制信号也同样适用。由于其传输原理与单通道控制信号相同，此处不再赘述。

综上所述，本实用新型提供的DMA传输装置，根据CPU中断信号和DMA传输请求信号的特点并充分利用，通过转换单元将DMA传输请求信号转换为中断信号，从而充分利用了CPU内部的DMA通道来对外DMA传输，大大的提高了DMA通道的利用率以及数据的传输效率。

可以理解的是，对本领域普通技术人员来说，可以根据本实用新型的技术方案及其实用新型构思加以等同替换或改变，而所有这些改变或替换都应属于本实用新型所附的权利要求的保护范围。

Claims (5)

1. 一种DMA传输装置，其特征在于，包括：

CPU、DMA外设和用于将DMA传输请求信号转换为CPU中断信号的转换单元，所述DMA外设通过转换单元与CPU连接。

2.根据权利要求1所述的DMA传输装置，其特征在于，所述转换单元为CPLD或FPGA。

3.根据权利要求1所述的DMA传输装置，其特征在于，所述CPU包括DMA单元，所述DMA单元通过转换单元与DMA外设连接。

4.根据权利要求3所述的DMA传输装置，其特征在于，所述DMA外设包括DMA外设控制信号接口，所述DMA外设控制信号接口通过转换单元与DMA单元连接。

5.根据权利要求4所述的DMA传输装置，其特征在于，所述DMA外设控制信号接口为DSP。

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