CN214279952U - 多芯片并联封装结构和功率器件 - Google Patents

Abstract

本实用新型公开一种多芯片并联封装结构和功率器件，该多芯片并联封装结构包括：第一封装板、多个芯片及第二封装板。第一封装板包括第一绝缘层、第一导电层及第二导电层，第一绝缘层设置有多个通孔，每一通孔处设置有第一导电件，第一导电层设于第一绝缘层的上表面，第二导电层设于第一绝缘层的下表面，第一导电层与多个第一导电件连接，第二导电层包括第一连接件、第二连接件及多个第三连接件；每一芯片的第一电极与第一连接件电连接，每一芯片的第二电极与第二连接件电连接，每一芯片的第三电极与第三连接件电连接；第二封装板与多个芯片背离第二导电层的一表面连接。本实用新型多芯片并联封装结构提高封装结构的紧凑性和高功率密度。

Description

多芯片并联封装结构和功率器件

技术领域

本实用新型涉及功率电子器件技术领域，特别涉及一种多芯片并联封装结构和应用所述多芯片并联封装结构的功率器件，该封装结构的芯片采用并联方式连接。

背景技术

在多芯片的封装中，通常采用绑定线方案。具体为，在两个封装板的基础上，通过在封装板与多个芯片之间增加垫片，垫片用于垫高芯片与封装板之间的空间，增加芯片与封装板之间的纵向空间，便于绑定线连接多个芯片。如此，导致封装的电子器件整体厚度较厚，无法做到扁平化，无法实现封装的电子器件的高功率密度。

实用新型内容

本实用新型的主要目的是提出一种多芯片并联封装结构，旨在提高封装结构的紧凑性，实现提高封装结构的功率密度。

为实现上述目的，本实用新型提出的多芯片并联封装结构包括：

第一封装板，所述第一封装板包括第一绝缘层、第一导电层及第二导电层，所述第一绝缘层设置有多个通孔，每一所述通孔处设置有第一导电件，所述第一导电层设于所述第一绝缘层的上表面，所述第二导电层设于所述第一绝缘层的下表面，所述第一导电层与多个所述第一导电件连接，所述第二导电层包括第一连接件、第二连接件及多个第三连接件，多个所述第三连接件与所述第一连接件和所述第二连接件呈绝缘设置，一个所述第三连接件与一个所述第一导电件连接；

多个芯片，多个所述芯片间隔设于所述第二导电层，每一所述芯片包括第一电极、第二电极及第三电极，所述第一电极与所述第一连接件电连接，所述第二电极与所述第二连接件电连接，所述第三电极与所述第三连接件电连接；及

第二封装板，所述第二封装板与所述多个所述芯片背离所述第二导电层的一表面连接。

在本实用新型的一实施例中，所述第一导电层包括多个第二导电件，一个所述第二导电件与一个所述第一导电件连接。

在本实用新型的一实施例中，所述第一导电层还包括设于所述第一绝缘层的第一散热件，所述第一散热件与每一个所述第二导电件至少部分间隔。

在本实用新型的一实施例中，所述第一散热件与多个所述第二导电件一体设置。

在本实用新型的一实施例中，所述第一导电层还包括设于所述第一绝缘层的第三导电件，所述第三导电件与多个所述第二导电件连接。

在本实用新型的一实施例中，多个所述第三导电件和多个所述第二导电件一体设置。

在本实用新型的一实施例中，所述第一导电层还包括第一散热件，所述第一散热件与多个所述第二导电件和多个所述第三导电件间隔设置。

在本实用新型的一实施例中，所述第二导电层还包括与多个所述芯片贴合的第二散热件，所述第二散热件与所述第一连接件、所述第二连接件及多个所述第三连接件呈间隔设置。

在本实用新型的一实施例中，所述第二封装板包括第二绝缘层、第三导电层及第四导电层，所述第三导电层和所述第四导电层与所述第二绝缘层的两侧面连接，所述第三导电层与多个所述芯片背离所述第二导电层的表面贴合。

本实用新型还提出一种功率器件，包括信号输入电路、信号输出电路及所述多芯片并联封装结构，所述信号输入电路和所述信号输出电路与所述多芯片并联封装结构电连接。

本实用新型技术方案通过将多个芯片设置在第一封装板和第二封装板之间，实现多个芯片的封装，并通过第一封装板和第二封装板实现多个芯片的散热。其中，第一封装板包括第一绝缘层、以及设置在第一绝缘层两侧面的第一导电层和第二导电层，第一绝缘层设置有多个第一导电件，第二导电层包括第一连接件、第二连接件及多个第三连接件，一个第三连接件与一个第一导电件连接，通过第一连接件实现串联多个芯片的第一电极，第二连接件实现串联多个芯片的第二电极，再通过第三连接件和第一导电件的配合实现引出多个芯片的第三电极，避免采用在多个芯片和第一封装板之间设置垫片，进而减小多芯片并联封装结构的整体厚度。本实用新型多芯片并联封装结构提高封装结构的紧凑性，实现提高封装结构的功率密度。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本实用新型多芯片并联封装结构一实施例的剖面示意图；

图2为本实用新型芯片的结构示意图；

图3为本实用新型第二导电层的平面结构示意图；

图4为本实用新型第一绝缘层的平面结构示意图；

图5为本实用新型第一导电层的第一实施例的平面结构示意图；

图6为本实用新型第一导电层的第二实施例的平面结构示意图；

图7为本实用新型第一导电层的第三实施例的平面结构示意图。

附图标号说明：

本实用新型的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

需要说明，若本实用新型实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，若本实用新型实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，全文中出现的“和/或”的含义为，包括三个并列的方案，以“A和/或B为例”，包括A方案，或B方案，或A和B同时满足的方案。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。

本实用新型提出一种多芯片并联封装结构。具体参考图1，为本实用新型多芯片并联封装结构一实施例的结构示意图；参考图2，为本实用新型芯片的剖面示意图；参考图3，为本实用新型第二导电层的平面结构示意图；参考图4，为本实用新型第一绝缘层的平面结构示意图；参考图5，为本实用新型第一导电层的第一实施例的平面结构示意图；参考图6，为本实用新型第一导电层的第二实施例的平面结构示意图；参考图7，为本实用新型第一导电层的第三实施例的平面结构示意图。

在本实用新型实施例中，如图1所示，并结合图2、图3及图4所示，该多芯片并联封装结构，包括：第一封装板1、多个芯片3及第二封装板2。第一封装板1包括第一绝缘层11、第一导电层12及第二导电层13，第一绝缘层11设置有多个通孔112，每一所述通孔112处设置有第一导电件111，第一导电层12设于第一绝缘层11的上表面，第二导电层13设于第一绝缘层11的下表面，第一导电层12与多个第一导电件111连接，第二导电层13包括第一连接件131、第二连接件132及多个第三连接件133，多个第三连接件133与第一连接件131和第二连接件132呈绝缘设置，一个第三连接件133与一个第一导电件111连接；多个芯片3间隔设于第二导电层13，每一芯片3包括第一电极31、第二电极32及第三电极33，第一电极31与第一连接件131电连接，第二电极32与第二连接件132电连接，第三电极33与第三连接件133电连接；第二封装板2与多个芯片3背离第二导电层13的一表面连接。

在本实施例中，通过将多个芯片3设置在第一封装板1和第二封装板2之间，实现多个芯片3的封装，并通过第一封装板1和第二封装板2实现多个芯片3的散热。其中，第一封装板1包括第一绝缘层11、以及设置在第一绝缘层11两侧面的第一导电层12和第二导电层13，第一绝缘层11设置有多个通孔112，并在通孔112处设置第一导电件111，第二导电层13包括第一连接件131、第二连接件132及多个第三连接件133，一个第三连接件133与一个第一导电件111连接，通过第一连接件131实现串联多个芯片3的第一电极31，第二连接件132实现串联多个芯片3的第二电极32，再通过第三连接件133和第一导电件111的配合实现引出多个芯片3的第三电极33，避免采用在多个芯片3和第一封装板1之间设置垫片，进而减小多芯片并联封装结构的整体厚度。本实用新型多芯片并联封装结构提高封装结构的紧凑性，实现提高封装结构的功率密度。此外，在本实施例的实施中，无需引入垫片，可以降低多芯片并联封装结构和功率器件的制造成本。

在本实用新型的一可选实施例中，如图2所示，每一芯片3具有相背的正面和反面。其中，图2为芯片3的正面，芯片3的正面具有位于左侧的三个及以上的接线端，正面还具有位于右侧功率走线区域。

在本实用新型的一可选实施例中，芯片3的背面可具有另一个功率走线区域。

基于上述，举例说明：如图2所示，芯片3的左侧的三个接线端为第一电极31、第二电极32及第四电极34，芯片3的右侧功率走线区域为第三电极33。其中，第一电极31和第四电极34可择一与第一连接件131连接，以形成辅助源极；第二电极32与第二连接件132连接，以形成栅极；第三电极33与对应的第三连接件133连接，以形成原极。芯片3背面的功率走线区域可作为漏极，芯片3背面的漏极可经由第二封装板2与外部电路电连接。

进一步说明，在多芯片并联封装结构中包括两个及两个以上的芯片3为例，具体如下：

当需要在第一封装板1和第二封装板2之间设置两个芯片3时，两个芯片3的第一电极31串联，两个芯片3的第二电极32串联，使得相邻两个芯片3之间形成被第一连接件131和第二连接件13包围的包围区域；其中，正面的功率走线区域恰好位于包围区域内，即是，两个芯片3中，其中一个芯片3的第三电极33位于包围区域内，被连接第一电极31的第一连接件131和第二电极32的第二连接件13包围。此时，采用第一绝缘层11对应正面的功率走线区域设置第一导电件111，第一导电件111通过第三连接件133与正面的功率走线区域对应的第三电极33连接的结构，避免采用垫片，减小封装结构的整体厚度。

结合图3所示，当需要在第一封装板1和第二封装板2之间设置三个芯片3时，三个芯片3的第一电极31串联，三个芯片3的第二电极32串联，使得其中相邻的两个芯片3之间形成被第一连接件131和第二连接件13包围的包围区域；其中，芯片3正面的功率走线区域恰好位于包围区域内，即是，三个芯片3中，其中两个芯片3的第三电极33位于包围区域内，被连接第一电极31的第一连接件131和第二电极32的第二连接件13包围。此时，采用第一绝缘层11对应正面的功率走线区域设置第一导电件111，第一导电件111通过第三连接件133与正面的功率走线区域对应的第三电极33连接的结构，避免采用垫片，减小封装结构的整体厚度。

在本实用新型的一可选实施例中，第一绝缘层11为陶瓷材质。

在本实用新型的一可选实施例中，在第一封装板1的制成中，采用一个设置有通孔112的陶瓷片做为基板，通过金属沉积的方式，在陶瓷片的通孔112处形成第一导电件111。同时，在陶瓷片的两侧面也通过金属沉积的方式，形成两个金属层，再通过蚀刻工艺，分别蚀刻两个金属层，以得到第一导电层12和第二导电层13。

在本实用新型的一可选实施例中，通过蚀刻工艺，在第二导电层13上形成有第一连接件131、第二连接件132及多个第三连接件133。

在本实用新型的一实施例中，第一导电层12为铜材质。

在本实用新型的一实施例中，第二导电层13为铜材质。

在本实用新型的一实施例中，如图5所示，第一导电层12包括多个第二导电件121，一个第二导电件121与一个第一导电件111连接。

在本实施例中，第一导电层12对应每一个第一导电件111设置有第二导电件121，导电体与外部电路电连接，以便于引出芯片3的第三电极33的电信号。

在本实用新型的一实施例中，如图5所示，第一导电层12还包括设于第一绝缘层11的第一散热件122，第一散热件122与每一个第二导电件121至少部分间隔。

在本实用新型的一可选实施例中，第一散热件122与每一个第二导电件121部分间隔。可以理解地，第一散热件122与每一第二导电件121之间部分间隔并形成间隔空间；即是指，第一导电层12对应每一个第一导电件111的周缘设置有间隔空间，以便于识别第一导电件111的位置，以提高安装多芯片并联封装结构到外部电路的效率。

在本实用新型的一可选实施例中，通过蚀刻工艺，在第一导电层12上形成有多个第二导电件121和第一散热件122。

在本实用新型的一实施例中，第一散热件122与多个第二导电件121一体设置，以提高第一导电层12的整体结构强度。

在本实用新型的一可选实施例中，第一散热件122与多个第二导电件121及多个第一导电件111一体设置。

在本实用新型的一实施例中，如图6所示，第一导电层12还包括设于第一绝缘层11的第一散热件122，第一散热件122与多个第二导电件121间隔。

在本实用新型的一实施例中，如图7所示，第一导电层12还包括设于第一绝缘层11的第三导电件123，第三导电件123与多个第二导电件121连接。

在本实施例中，采用第三导电件123与多个第二导电件121连接，多个第二导电件121可通过第三导电件123同步导出多个芯片3的电信号，减少引线的使用，提高多芯片并联封装结构的结构紧凑性。

在本实用新型的一可选实施例中，通过蚀刻工艺，在第一导电层12上形成有多个第二导电件121、第三导电件123及第一散热件122。

在本实用新型的一实施例中，多个第三导电件123和多个第二导电件121一体设置，以提高第一导电层12的整体结构强度。

在本实用新型的一实施例中，多个第三导电件123和多个第二导电件121及多个第一导电件111一体设置。

在本实用新型的一实施例中，如图7所示，第一导电层12还包括第一散热件122，第一散热件122与多个第二导电件121和多个第三导电件123间隔设置。

在本实施例中，在第一绝缘层11的表面形成第一散热件122，可通过第一散热件122实现散热。同时，第一散热件122与多个第二导电件121和多个第三导电件123间隔设置，以便于直观地查看第一导电件111所在的区域，以便于多芯片并联封装结构与外部电路的连接。

在本实用新型的一实施例中，如图3所示，第二导电层13还包括与多个芯片3贴合的第二散热件134，第二散热件134与第一连接件131、第二连接件132及多个第三连接件133呈间隔设置。

在本实施例中，采用第二导电层13包括与多个芯片3贴合的第二散热件134，且第二散热件134与第一连接件131、第二连接件132及多个第三连接件133呈间隔设置，在避免第二散热件134干扰芯片3信号传输的前提下，通过第二散热件134与多个芯片3的贴合，实现芯片3产生的热量的传递，提高多芯片并联封装结构的散热效率。

在本实用新型的一可选实施例中，通过蚀刻工艺，在第一导电层13上形成有第一连接件131、第二连接件132、多个第三连接件133及第二散热件134。

在本实用新型的一实施例中，如图1所示，第二封装板2包括第二绝缘层21、第三导电层22及第四导电层23，第三导电层22和第四导电层23与第二绝缘层21的两侧面连接，第三导电层22与多个芯片3背离第二导电层13的表面贴合。其中，第三导电层22与多个芯片3背面的漏极连接。此外，第四导电层23的一侧面与第二绝缘层21贴合，另一侧面与外部环境热交换，以提高多芯片并联封装结构的散热效率。

在本实用新型的一可选实施例中，第二绝缘层21为陶瓷材质。

在本实用新型的一可选实施例中，第三导电层22为铜材质。

在本实用新型的一可选实施例中，第四导电层23为铜材质。

本实用新型还提出一种功率器件，该功率器件包括信号输入电路、信号输出电路及多芯片并联封装结构，该多芯片并联封装结构的具体结构参照上述实施例，由于本功率器件采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的全部有益效果，在此不再一一赘述。其中，信号输入电路和信号输出电路与多芯片并联封装结构电连接。

在本实用新型的一实施例中，外部电路包括信号输入电路和信号输出电路。

以上所述仅为本实用新型的可选实施例，并非因此限制本实用新型的专利范围，凡是在本实用新型的创造构思下，利用本实用新型说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本实用新型的专利保护范围内。

Claims (10)

1.一种多芯片并联封装结构，其特征在于，所述多芯片并联封装结构包括：

第一封装板，所述第一封装板包括第一绝缘层、第一导电层及第二导电层，所述第一绝缘层设置有多个通孔，每一所述通孔处设置有第一导电件，所述第一导电层设于所述第一绝缘层的上表面，所述第二导电层设于所述第一绝缘层的下表面，所述第一导电层与多个所述第一导电件连接，所述第二导电层包括第一连接件、第二连接件及多个第三连接件，多个所述第三连接件与所述第一连接件和所述第二连接件呈绝缘设置，一个所述第三连接件与一个所述第一导电件连接；

多个芯片，多个所述芯片间隔设于所述第二导电层，每一所述芯片包括第一电极、第二电极及第三电极，所述第一电极与所述第一连接件电连接，所述第二电极与所述第二连接件电连接，所述第三电极与所述第三连接件电连接；及

第二封装板，所述第二封装板与所述多个所述芯片背离所述第二导电层的一表面连接。

2.如权利要求1所述的多芯片并联封装结构，其特征在于，所述第一导电层包括多个第二导电件，一个所述第二导电件与一个所述第一导电件连接。

3.如权利要求2所述的多芯片并联封装结构，其特征在于，所述第一导电层还包括设于所述第一绝缘层的第一散热件，所述第一散热件与每一个所述第二导电件至少部分间隔。

4.如权利要求3所述的多芯片并联封装结构，其特征在于，所述第一散热件与多个所述第二导电件一体设置。

5.如权利要求2所述的多芯片并联封装结构，其特征在于，所述第一导电层还包括设于所述第一绝缘层的第三导电件，所述第三导电件与多个所述第二导电件连接。

6.如权利要求5所述的多芯片并联封装结构，其特征在于，多个所述第三导电件和多个所述第二导电件一体设置。

7.如权利要求5所述的多芯片并联封装结构，其特征在于，所述第一导电层还包括第一散热件，所述第一散热件与多个所述第二导电件和多个所述第三导电件间隔设置。

8.如权利要求1至7中任意一项所述的多芯片并联封装结构，其特征在于，所述第二导电层还包括与多个所述芯片贴合的第二散热件，所述第二散热件与所述第一连接件、所述第二连接件及多个所述第三连接件呈间隔设置。

9.如权利要求1至7中任意一项所述的多芯片并联封装结构，其特征在于，所述第二封装板包括第二绝缘层、第三导电层及第四导电层，所述第三导电层和所述第四导电层与所述第二绝缘层的两侧面连接，所述第三导电层与多个所述芯片背离所述第二导电层的表面贴合。

10.一种功率器件，其特征在于，包括信号输入电路、信号输出电路及如权利要求1至9中任意一项所述的多芯片并联封装结构，所述信号输入电路和所述信号输出电路与所述多芯片并联封装结构电连接。

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