CN213545256U - 一种验证pcie参考时钟时延对眼图影响的夹具 - Google Patents

Abstract

本实用新型公开了一种验证PCIE参考时钟时延对眼图影响的夹具，包括PCB板，所述PCB板上设有第一输入端、第二输入端、第三输入端、第四输入端、第一输出端、第二输出端、第三输出端和第四输出端。能够验证PCIE总线在不同时钟延迟下的眼图状态，并验证PCIE总线能否正常工作，此方案成本低廉，极具性价比。

Description

一种验证PCIE参考时钟时延对眼图影响的夹具

技术领域

本实用新型涉及通讯技术领域，尤其涉及一种验证PCIE参考时钟时延对眼图影响的夹具，用于验证PCIE参考时钟不同时延对眼图影响下能否正常工作，主要用于研发阶段验证PCIE总线中的CLK和DATA两个信号之间的相互关系。

背景技术

为了保证PCIE总线时序(即PCIE眼图)能够正常工作，就需要进行不同环境下的验证，比如高温低温等极端环境，而正常的验证是无法进行这种极端验证的，那就需要变换思维，改用某种方式去替代这种极端环境下引起时序上的差异大小，就通过改变PCIE总线的CLK和DATA两个信号之间的时间延迟来验证PCIE总线能够承受的最大容限，通过这种方式就可以验证出总线时序(即PCIE眼图)能否正常工作的情况。

实用新型内容

本实用新型的目的在于针对上述现有技术的不足，提供一种验证PCIE参考时钟时延对眼图影响的夹具，通过改变PCIE总线的CLK和DATA两个信号之间的时间延迟来验证PCIE总线能够承受的最大容限，通过这种方式就可以验证出总线时序能否正常工作的情况。

为解决上述问题，本实用新型所采取的技术方案是：

一种验证PCIE参考时钟时延对眼图影响的夹具，包括PCB板，所述PCB板上设有第一输入端、第二输入端、第三输入端、第四输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述第一输入端分别与三极管Q2、三极管Q3和三极管Q5的集电极相连，所述三极管Q2的发射极通过第二连接线与第一输出端连接，所述三极管Q3的发射极通过第三连接线与第一输出端连接，所述三极管Q5的发射极通过第五连接线与第一输出端连接，所述第二连接线、第三连接线和第五连接线的长度不同，所述三极管Q2的基极通过第二控制线与外部控制电路连接，所述三极管Q3的基极通过第三控制线与外部控制电路连接，所述三极管Q5的基极通过第五控制线与外部控制电路连接，所述第二输入端分别与三极管Q1、三极管Q4和三极管Q6的集电极相连，所述三极管Q1的发射极通过第一连接线与第二输出端连接，所述三极管Q4的发射极通过第四连接线与第二输出端连接，所述三极管Q6的发射极通过第六连接线与第二输出端连接，所述第一连接线的长度与第二连接线的长度相同，所述第四连接线的长度与第三连接线的长度相同，所述第六连接线的长度与第五连接线的长度相同，所述三极管Q1的基极通过第一控制线与外部控制电路连接，所述三极管Q4的基极通过第四控制线与外部控制电路连接，所述三极管Q6的基极通过第六控制线与外部控制电路连接，所述第三输入端通过第七连接线与第三输出端连接，所述第四输入端通过第八连接线与第四输出端连接，所述第七连接线、第八连接线与第三连接线、第四连接线的长度相同。

更进一步的技术方案是，所述第一输入端、第二输入端、第三输入端、第四输入端、第一输出端、第二输出端、第三输出端和第四输出端均为3.5mm SMA母头座子。

更进一步的技术方案是，所述第三连接线、第四连接线、第七连接线和第八连接线的长度为1000mil，所述第一连接线和第二连接线的长度为5000mil，所述第五连接线和第六连接线的长度为10000mil。

采用上述技术方案所产生的有益效果在于：实现起来容易，能够验证PCIE总线在不同时钟延迟下的眼图状态，并验证PCIE总线能否正常工作，此方案成本低廉，极具性价比。

附图说明

图1是本实用新型的示意图。

图中：1、PCB板；2、第一输入端；3、第二输入端；4、第三输入端；5、第四输入端；6、第一输出端；7、第二输出端；8、第三输出端；9、第四输出端；10、第二连接线；11、第三连接线；12、第五连接线；13、第二控制线；14、第三控制线；15、第五控制线；16、第一连接线；17、第四连接线；18、第六连接线；19、第一控制线；20、第四控制线；21、第六控制线；22、第七连接线；23、第八连接线。

具体实施方式

下面结合附图和实施例对本实用新型的实施方式作进一步详细描述。以下实施例用于说明本实用新型，但不能用来限制本实用新型的范围。

如图1所示，一种验证PCIE参考时钟时延对眼图影响的夹具，用于验证PCIE参考时钟不同时延对眼图影响下能否正常工作，包括PCB板1，所述PCB板1上设有第一输入端2、第二输入端3、第三输入端4、第四输入端5、第一输出端6、第二输出端7、第三输出端8和第四输出端9，所述第一输入端2分别与三极管Q2、三极管Q3和三极管Q5的集电极相连，所述三极管Q2的发射极通过第二连接线10与第一输出端6连接，所述三极管Q3的发射极通过第三连接线11与第一输出端6连接，所述三极管Q5的发射极通过第五连接线12与第一输出端6连接，所述第二连接线10、第三连接线11和第五连接线12的长度不同，所述三极管Q2的基极通过第二控制线13与外部控制电路连接，所述三极管Q3的基极通过第三控制线14与外部控制电路连接，所述三极管Q5的基极通过第五控制线15与外部控制电路连接，所述第二输入端3分别与三极管Q1、三极管Q4和三极管Q6的集电极相连，所述三极管Q1的发射极通过第一连接线16与第二输出端7连接，所述三极管Q4的发射极通过第四连接线17与第二输出端7连接，所述三极管Q6的发射极通过第六连接线18与第二输出端7连接，所述第一连接线16的长度与第二连接线10的长度相同，所述第四连接线17的长度与第三连接线11的长度相同，所述第六连接线18的长度与第五连接线12的长度相同，所述三极管Q1的基极通过第一控制线19与外部控制电路连接，所述三极管Q4的基极通过第四控制线20与外部控制电路连接，所述三极管Q6的基极通过第六控制线21与外部控制电路连接，所述第三输入端4通过第七连接线22与第三输出端8连接，所述第四输入端5通过第八连接线23与第四输出端9连接，所述第七连接线22、第八连接线23与第三连接线11、第四连接线17的长度相同。

所述第一输入端2、第二输入端3、第三输入端4、第四输入端5、第一输出端6、第二输出端7、第三输出端8和第四输出端9均为3.5mm SMA母头座子。

所述第三连接线11、第四连接线17、第七连接线22和第八连接线23的长度为1000mil，所述第一连接线16和第二连接线10的长度为5000mil，所述第五连接线12和第六连接线18的长度为10000mil。

工作原理：1、第一输入端2和第二输入端3分别作为REFCLK+/-的输入端，第三输入端4和第四输入端5分别作为DATA+/-的输入端，通过同轴线缆接入，第一输出端6和第二输出端7分别作为REFCLK+/-的输出端，第三输出端8和第四输出端9分别作为DATA+/-的输出端，也通过同轴线缆接入。2、PCIE信号都以差分信号的方式成对出现，且线对之间都是等长的关系，其中PCIE REFCLK+/-共有三种不同线长的差分对，而PCIE DATA+/-只有一种线长的差分对，其线长对应关系如下：第三连接线11、第四连接线17、第七连接线22和第八连接线23长度相同，为1000mil，第一连接线16和第二连接线10的线长为5000mil，第五连接线12和第六连接线18的线长最长，为10000mil，其目的就是要验证不同时钟线长下引起的时延对PCIE总线眼图的影响，进而验证PCIE总线能否正常工作。3、第一控制线19、第二控制线13、第三控制线14、第四控制线20、第五控制线15和第六控制线21传输REFCLK+/-切换不同线长的控制信号，分别控制三极管Q1、三极管Q2、三极管Q3、三极管Q4、三极管Q5和三极管Q6的导通和关断，其中第一控制线19、第二控制线13为一组控制第一连接线16和第二连接线10的通断，第三控制线14、第四控制线20为一组控制第三连接线11、第四连接线17的通断，第五控制线15和第六控制线21为一组控制第五连接线12和第六连接线18的通断。

当使用该夹具进行验证时，CLK差分信号输入到第一输入端2和第二输入端3，DATA差分信号输入到第三输入端4和第四输入端5，首先设定第三控制线14、第四控制线20为高电平，其他为低电平，CLK差分信号通过1000mil的第三连接线11、第四连接线17送至第一输出端6和第二输出端7，DATA差分信号也通过1000mil的第七连接线22和第八连接线23送至第三输出端8和第四输出端9，此时验证CLK和DATA等长的情况下PCIE眼图的状态，等长情况下的PCIE眼图是正常的状态，此时的PCIE总线工作正常。再次将第一控制线19、第二控制线13置为高电平，其他为低电平，CLK差分信号通过5000mil的第一连接线16和第二连接线10送至第一输出端6和第二输出端7，DATA差分信号依旧通过1000mil的传输线送至输出端，此时验证CLK和DATA不等长的情况下PCIE眼图的状态，不等长情况下的PCIE眼图依然是正常的状态，但比等长时的眼图差，此时的PCIE总线依然工作正常。最后将第五控制线15和第六控制线21置为高电平，其他为低电平，CLK差分信号通过10000mil的传输线送至输出端，DATA差分信号依旧通过1000mil的第五连接线12和第六连接线18送至第一输出端6和第二输出端7，此时验证CLK和DATA不等长最严重的情况下PCIE眼图的状态，不等长最严重情况下的PCIE眼图是不正常的状态，此时的PCIE总线不能工作正常，即验证出PCIE不同时钟延迟下和数据总线之间的关系，此方案实现简单，且节约成本，夹具板成本只有几十块钱，也方便操作。

最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型实施例技术方案的精神和范围。

Claims (3)

1.一种验证PCIE参考时钟时延对眼图影响的夹具，其特征在于：包括PCB板(1)，所述PCB板(1)上设有第一输入端(2)、第二输入端(3)、第三输入端(4)、第四输入端(5)、第一输出端(6)、第二输出端(7)、第三输出端(8)和第四输出端(9)，所述第一输入端(2)分别与三极管Q2、三极管Q3和三极管Q5的集电极相连，所述三极管Q2的发射极通过第二连接线(10)与第一输出端(6)连接，所述三极管Q3的发射极通过第三连接线(11)与第一输出端(6)连接，所述三极管Q5的发射极通过第五连接线(12)与第一输出端(6)连接，所述第二连接线(10)、第三连接线(11)和第五连接线(12)的长度不同，所述三极管Q2的基极通过第二控制线(13)与外部控制电路连接，所述三极管Q3的基极通过第三控制线(14)与外部控制电路连接，所述三极管Q5的基极通过第五控制线(15)与外部控制电路连接，所述第二输入端(3)分别与三极管Q1、三极管Q4和三极管Q6的集电极相连，所述三极管Q1的发射极通过第一连接线(16)与第二输出端(7)连接，所述三极管Q4的发射极通过第四连接线(17)与第二输出端(7)连接，所述三极管Q6的发射极通过第六连接线(18)与第二输出端(7)连接，所述第一连接线(16)的长度与第二连接线(10)的长度相同，所述第四连接线(17)的长度与第三连接线(11)的长度相同，所述第六连接线(18)的长度与第五连接线(12)的长度相同，所述三极管Q1的基极通过第一控制线(19)与外部控制电路连接，所述三极管Q4的基极通过第四控制线(20)与外部控制电路连接，所述三极管Q6的基极通过第六控制线(21)与外部控制电路连接，所述第三输入端(4)通过第七连接线(22)与第三输出端(8)连接，所述第四输入端(5)通过第八连接线(23)与第四输出端(9)连接，所述第七连接线(22)、第八连接线(23)与第三连接线(11)、第四连接线(17)的长度相同。

2.根据权利要求1所述的一种验证PCIE参考时钟时延对眼图影响的夹具，其特征在于：所述第一输入端(2)、第二输入端(3)、第三输入端(4)、第四输入端(5)、第一输出端(6)、第二输出端(7)、第三输出端(8)和第四输出端(9)均为3.5mmSMA母头座子。

3.根据权利要求1所述的一种验证PCIE参考时钟时延对眼图影响的夹具，其特征在于：所述第三连接线(11)、第四连接线(17)、第七连接线(22)和第八连接线(23)的长度为1000mil，所述第一连接线(16)和第二连接线(10)的长度为5000mil，所述第五连接线(12)和第六连接线(18)的长度为10000mil。

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