CN212411087U - 一种无需单独核心电源域的掉电保持电路 - Google Patents
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Abstract
本实用新型公开了一种无需单独核心电源域的掉电保持电路，包括：保持控制信号产生电路、保持电路以及把核心电压VDD电平的输入信号IN转换为输入输出电压VDDIO电平的输出信号OUTP和输出信号OUTN的电平转换电路，其中，所述保持控制信号产生电路包括：第一至第五NMOS管、第一至第五PMOS管以及电阻，所述保持电路包括：第六至第九PMOS管、第六至第九NMOS管。使设计得到简化，方便了布局布线，节省了版图面积。
Description
技术领域
本实用新型涉及掉电保持电路。
背景技术
DDR(双倍速率同步动态随机存储器)断电模式中，核心模块电源关闭，从而实现低功耗。该模式下需要保持断电前的信号状态，以使退出断电模式时，断电前的信号能被迅速读取。通常需要一块单独的核心电源域，来维持核心信号状态。
实用新型内容
本实用新型的目的在于提供一种无需单独核心电源域的掉电保持电路，使设计得到简化，方便了布局布线，节省了版图面积。
实现上述目的的技术方案是：
一种无需单独核心电源域的掉电保持电路，包括：保持控制信号产生电路、保持电路以及把核心电压VDD电平的输入信号IN转换为输入输出电压VDDIO电平的输出信号OUTP和输出信号OUTN的电平转换电路，其中，
所述保持控制信号产生电路包括：第一至第五NMOS管、第一至第五PMOS管以及电阻，
所述第一至第五PMOS管各自的源极连接输入输出电压VDDIO；所述第一至第五NMOS管各自的源极接地VSS；
所述第一PMOS管的漏极连接所述第一NMOS管的漏极；所述第二PMOS管的漏极连接所述第二NMOS管的漏极；所述第三PMOS管的漏极连接所述第三NMOS管的漏极；所述第四PMOS管的漏极连接所述第四NMOS管的漏极；所述第五PMOS管的漏极连接所述第五NMOS管的漏极；
所述第一PMOS管的栅极连接所述第三PMOS管的漏极；所述第二PMOS管的栅极连接所述第二NMOS管的栅极；所述第三PMOS管的栅极连接所述第一PMOS管的漏极；所述第四PMOS管的栅极连接所述第三PMOS管的漏极；所述第五PMOS管的栅极连接所述第四PMOS管的漏极；
所述第一NMOS管的栅极通过所述电阻连接核心电压VDD；所述第一NMOS管的栅极连接所述第二PMOS管的栅极；所述第三NMOS管的栅极连接所述第二NMOS管的漏极；所述第四NMOS管的栅极连接所述第三PMOS管的漏极；所述第五NMOS管的栅极连接所述第四PMOS管的漏极；
所述第四PMOS管的漏极和所述第四NMOS管的漏极的相接端输出hold(保持)控制信号；所述第五PMOS管的漏极和所述第五NMOS管的漏极的相接端输出holdb控制信号；
所述保持电路包括：第六至第九PMOS管、第六至第九NMOS管；
所述第六PMOS管和所述第七PMOS管各自的源极连接输入输出电压VDDIO；
所述第六NMOS管和所述第七NMOS管各自的源极接地VSS；
所述第六PMOS管的漏极连接所述第八PMOS管的源极，所述第八PMOS管的漏极连接所述第八NMOS管的漏极；所述第八NMOS管的源极连接所述第六NMOS管的漏极；
所述第七PMOS管的漏极连接所述第九PMOS管的源极，所述第九PMOS管的漏极连接所述第九NMOS管的漏极；所述第九NMOS管的源极连接所述第七NMOS管的漏极；
所述第六PMOS管的栅极和所述第六NMOS管的栅极的相接端连接输出信号OUTP；所述第九PMOS管的漏极和所述第九NMOS管的漏极的相接端连接输出信号OUTP；
所述第七PMOS管的栅极和所述第七NMOS管的栅极的相接端连接输出信号OUTN；所述第八PMOS管的漏极和所述第八NMOS管的漏极的相接端连接输出信号OUTN；
所述第八PMOS管的栅极和所述第九PMOS管的栅极的相接端连接holdb控制信号；
所述第八NMOS管的栅极和所述第九NMOS管的栅极的相接端连接hold控制信号。
优选的，所述电平转换电路将hold控制信号和holdb控制信号传输至所述保持电路。
本实用新型的有益效果是：本实用新型利用核心电源(VDD)掉电上电，在输入输出高电源域(VDDIO)产生hold/holdb控制信号,来实现信号在核心电源掉电时，锁定并保持掉电前的状态。无需单独核心电源域，使设计得到简化，方便了布局布线，节省了版图面积。
附图说明
图1是本实用新型的掉电保持电路的电路图；
图2是本实用新型的掉电保持电路的输入输出波形示意图。
具体实施方式
下面将结合附图对本实用新型作进一步说明。
请参阅图1，本实用新型的无需单独核心电源域的掉电保持电路，包括：保持控制信号产生电路、保持电路以及电平转换电路。
保持控制信号产生电路包括：第一至第五NMOS管NM1-NM5、第一至第五PMOS管PM1-PM5以及电阻R1。
第一至第五PMOS管PM1-PM5各自的源极连接输入输出电压VDDIO；第一至第五NMOS管NM1-NM5各自的源极接地VSS。
第一PMOS管PM1的漏极连接第一NMOS管NM1的漏极；第二PMOS管PM2的漏极连接第二NMOS管NM2的漏极；第三PMOS管PM3的漏极连接所述第三NMOS管NM3的漏极；所述第四PMOS管PM4的漏极连接所述第四NMOS管NM4的漏极；所述第五PMOS管PM5的漏极连接所述第五NMOS管NM5的漏极。
第一PMOS管PM1的栅极连接第三PMOS管PM3的漏极；第二PMOS管PM2的栅极连接第二NMOS管NM2的栅极；第三PMOS管PM3的栅极连接所述第一PMOS管PM1的漏极；所述第四PMOS管PM4的栅极连接所述第三PMOS管PM3的漏极；所述第五PMOS管PM5的栅极连接所述第四PMOS管PM4的漏极；
第一NMOS管NM1的栅极通过电阻R1连接核心电压VDD；第一NMOS管NM1的栅极连接第二PMOS管PM2的栅极；所述第三NMOS管NM3的栅极连接所述第二NMOS管NM2的漏极；所述第四NMOS管NM4的栅极连接所述第三PMOS管PM3的漏极；所述第五NMOS管NM5的栅极连接所述第四PMOS管PM4的漏极；
第四PMOS管PM4的漏极和第四NMOS管NM4的漏极的相接端输出hold控制信号；第五PMOS管PM5的漏极和第五NMOS管NM5的漏极的相接端输出holdb控制信号。核心电压VDD掉电(从1到0)，第二NMOS管NM2和第二PMOS管PM2的栅极从1变为0，从而第二NMOS管NM2关闭，第二PMOS管PM2打开，第三NMOS管NM3栅极被拉高到输入输出电压VDDIO，第三NMOS管NM3打开。第一NMOS管NM1在核心电压VDD从1到0的过程中，管子关闭，第三PMOS管PM3的栅极通过第一PMOS管PM1被拉高，从而管子第三PMOS管PM3被关闭。第三PMOS管PM3的漏端被打开的第三NMOS管NM3拉低到VSS(0电位)，经过倒向器第四PMOS管PM4/第四NMOS管NM4，hold控制信号被拉到高电位，如图2所示。
电平转换电路把核心电压VDD电平的输入信号IN转换为输入输出电压VDDIO电平的输出信号OUTP和输出信号OUTN。在核心电压VDD掉电(从1到0),输入信号IN处于高阻(Hi-Z)状态。此时的输出信号OUTP/OUTN需要通过保持电路，保持电路，保持掉电前的状态。电平转换电路将hold控制信号和holdb控制信号传输至保持电路。
保持电路包括：第六至第九PMOS管PM1-PM5、第六至第九NMOS管NM6-NM9。
第六PMOS管PM6和第七PMOS管PM7各自的源极连接输入输出电压VDDIO；第六NMOS管NM6和所述第七NMOS管NM7各自的源极接地VSS；
第六PMOS管PM6的漏极连接第八PMOS管PM8的源极，所述第八PMOS管PM8的漏极连接所述第八NMOS管NM8的漏极；所述第八NMOS管NM8的源极连接所述第六NMOS管NM6的漏极；
第七PMOS管PM7的漏极连接所述第九PMOS管PM9的源极，所述第九PMOS管PM9的漏极连接所述第九NMOS管NM9的漏极；所述第九NMOS管NM9的源极连接所述第七NMOS管NM7的漏极；
第六PMOS管PM6的栅极和第六NMOS管NM6的栅极的相接端连接输出信号OUTP；第九PMOS管PM9的漏极和所述第九NMOS管NM9的漏极的相接端连接输出信号OUTP；
第七PMOS管PM7的栅极和第七NMOS管NM7的栅极的相接端连接输出信号OUTN；第八PMOS管PM8的漏极和所述第八NMOS管NM8的漏极的相接端连接输出信号OUTN；
第八PMOS管PM8的栅极和第九PMOS管PM9的栅极的相接端连接holdb控制信号；第八NMOS管NM8的栅极和所述第九NMOS管NM9的栅极的相接端连接hold控制信号。
核心电压VDD掉电(从1到0)，hold/holdb控制信号分别为1/0，第八NMOS管NM8、第九NMOS管NM9、第八PMOS管PM8、第九PMOS管PM9打开,第六至第九PMOS管PM1-PM5和第六至第九NMOS管NM6-NM9为两个倒向器组成的锁存电路，输出信号OUTP/OUTN锁存掉电之前的状态。
以上实施例仅供说明本实用新型之用，而非对本实用新型的限制，有关技术领域的技术人员，在不脱离本实用新型的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本实用新型的范畴，应由各权利要求所限定。
Claims (2)
1.一种无需单独核心电源域的掉电保持电路，其特征在于，包括：保持控制信号产生电路、保持电路以及把核心电压VDD电平的输入信号IN转换为输入输出电压VDDIO电平的输出信号OUTP和输出信号OUTN的电平转换电路，其中，
所述保持控制信号产生电路包括：第一至第五NMOS管、第一至第五PMOS管以及电阻，
所述第一至第五PMOS管各自的源极连接输入输出电压VDDIO；所述第一至第五NMOS管各自的源极接地VSS；
所述第一PMOS管的漏极连接所述第一NMOS管的漏极；所述第二PMOS管的漏极连接所述第二NMOS管的漏极；所述第三PMOS管的漏极连接所述第三NMOS管的漏极；所述第四PMOS管的漏极连接所述第四NMOS管的漏极；所述第五PMOS管的漏极连接所述第五NMOS管的漏极；
所述第一PMOS管的栅极连接所述第三PMOS管的漏极；所述第二PMOS管的栅极连接所述第二NMOS管的栅极；所述第三PMOS管的栅极连接所述第一PMOS管的漏极；所述第四PMOS管的栅极连接所述第三PMOS管的漏极；所述第五PMOS管的栅极连接所述第四PMOS管的漏极；
所述第一NMOS管的栅极通过所述电阻连接核心电压VDD；所述第一NMOS管的栅极连接所述第二PMOS管的栅极；所述第三NMOS管的栅极连接所述第二NMOS管的漏极；所述第四NMOS管的栅极连接所述第三PMOS管的漏极；所述第五NMOS管的栅极连接所述第四PMOS管的漏极；
所述第四PMOS管的漏极和所述第四NMOS管的漏极的相接端输出hold控制信号；所述第五PMOS管的漏极和所述第五NMOS管的漏极的相接端输出holdb控制信号；
所述保持电路包括：第六至第九PMOS管、第六至第九NMOS管；
所述第六PMOS管和所述第七PMOS管各自的源极连接输入输出电压VDDIO；
所述第六NMOS管和所述第七NMOS管各自的源极接地VSS；
所述第六PMOS管的漏极连接所述第八PMOS管的源极，所述第八PMOS管的漏极连接所述第八NMOS管的漏极；所述第八NMOS管的源极连接所述第六NMOS管的漏极；
所述第七PMOS管的漏极连接所述第九PMOS管的源极，所述第九PMOS管的漏极连接所述第九NMOS管的漏极；所述第九NMOS管的源极连接所述第七NMOS管的漏极；
所述第六PMOS管的栅极和所述第六NMOS管的栅极的相接端连接输出信号OUTP；所述第九PMOS管的漏极和所述第九NMOS管的漏极的相接端连接输出信号OUTP；
所述第七PMOS管的栅极和所述第七NMOS管的栅极的相接端连接输出信号OUTN；所述第八PMOS管的漏极和所述第八NMOS管的漏极的相接端连接输出信号OUTN；
所述第八PMOS管的栅极和所述第九PMOS管的栅极的相接端连接holdb控制信号；
所述第八NMOS管的栅极和所述第九NMOS管的栅极的相接端连接hold控制信号。
2.根据权利要求1所述的无需单独核心电源域的掉电保持电路，其特征在于，所述电平转换电路将hold控制信号和holdb控制信号传输至所述保持电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202021672143.4U CN212411087U (zh) | 2020-08-12 | 2020-08-12 | 一种无需单独核心电源域的掉电保持电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202021672143.4U CN212411087U (zh) | 2020-08-12 | 2020-08-12 | 一种无需单独核心电源域的掉电保持电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN212411087U true CN212411087U (zh) | 2021-01-26 |
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ID=74371812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202021672143.4U Active CN212411087U (zh) | 2020-08-12 | 2020-08-12 | 一种无需单独核心电源域的掉电保持电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN212411087U (zh) |
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2020
- 2020-08-12 CN CN202021672143.4U patent/CN212411087U/zh active Active
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