CN212305284U - 一种用于pmos管的衬底电位选择电路 - Google Patents

Abstract

本实用新型公开了一种用于PMOS管的衬底电位选择电路，属于电子领域。用于PMOS管的衬底电位选择电路可以在芯片正常工作时，输入电源(第一电源)电位高于输出电源(第二电源)电位，第二PMOS管导通，第三PMOS管关断，衬底电位选择为输入电源的电位。当芯片输入电源异常掉电时，输入电源电位低于输出电源电位，第二PMOS管关断，第三PMOS管导通，衬底电位选择为输出电源的电位。避免芯片异常掉电时PMOS管漏端寄生二极管正向导通产生的反向漏电流。用于PMOS管的衬底电位选择电路可以替换掉肖特基二极管，使PMOS管的衬底电位始终为芯片中的最高电位，消除了反向漏电流的消除了反向漏电流。

Description

一种用于PMOS管的衬底电位选择电路

技术领域

本实用新型涉及电子领域，尤其涉及一种用于PMOS管的衬底电位选择电路。

背景技术

目前的大多数电源管理芯片中通常采用PMOS管作为输出管，如图1所示，一般将PMOS管的漏极端与电源输入端口VCC相连，源极端与电源输出端口VDD相连，栅极由内部电路驱动，而该PMOS管的衬底通过二极管D1与漏极端相连，该二极管D1通常为肖特基二极管。在正常情况下，芯片的电源输入端口电位高于电源输出端口电位，PMOS管的源极端寄生二极管D2反偏，不会产生漏电流。当芯片的电源输入端口出现异常掉电时，电源输入端口电位低于电源输出端口电位，PMOS的源极端寄生二极管导通，但是从PMOS管衬底到漏极端的肖特基二极管会反偏，阻止反向漏电流。但是这种解决方法需要集成电路工艺支持制作肖特基二极管，并且制作肖特基二极管需要额外的MASK层，增加芯片成本。此外在正常工作时，连接在PMOS管漏极端和衬底的肖特基二极管会产生电压降，不可避免的会引起PMOS的背栅效应，降低电路性能。

发明内容

针对现上述问题，现提供一种可以替换掉肖特基二极管，使PMOS管的衬底电位始终为芯片中的最高电位，避免芯片输入电源VCC异常掉电时PMOS管的漏端寄生二极管正向导通，消除了反向漏电流，而且不会引起背栅效应的用于PMOS管的衬底电位选择电路。

本实用新型提供了一种用于PMOS管的衬底电位选择电路，包括：

第一PMOS管，所述第一PMOS管的衬底和所述第一PMOS管的漏极连接第一电源；

第一NMOS管，所述第一NMOS管的漏极与所述第一PMOS管的源极连接，所述第一NMOS管的衬底与所述第一NMOS管的源极连接接地，所述第一NMOS管的栅极与所述第一PMOS管的栅极连接共同连接第二电源；

反相器，包括输入端和输出端；

第二PMOS管，所述第二PMOS管的栅极与所述反相器的输出端连接，所述第二PMOS管的衬底与所述第二PMOS管的源极连接，所述第二PMOS管的漏极与所述第一PMOS管的漏极共同连接所述第一电源；

第三PMOS管，所述第三PMOS管的栅极与所述第一NMOS管的漏极、所述第一PMOS管的源极和所述反相器的输入端连接，所述第三PMOS管衬底与所述第三PMOS管漏极、所述第二PMOS管的衬底和所述第二PMOS管的源极共同连接形成选择输出端，所述第三PMOS管的源极连接所述第二电源。

优选的，所述反相器还包括：

第四PMOS管，所述第四PMOS管的衬底与所述第四PMOS管的漏极共同连接第二电源；

第二NMOS管，所述第二NMOS管的栅极与所述第四PMOS管的栅极形成所述反相器的输入端，所述第二NMOS管的衬底与所述第二NMOS管的源极连接接地，所述第二NMOS管的漏极与所述第四PMOS管的源极共同形成所述反相器的输出端。

上述技术方案的有益效果：

本技术方案中，用于PMOS管的衬底电位选择电路可以在芯片正常工作时，输入电源(第一电源)电位高于输出电源(第二电源)电位，第二PMOS管导通，第三PMOS管关断，衬底电位选择为输入电源的电位。当芯片输入电源异常掉电时，输入电源电位低于输出电源电位，第二PMOS管关断，第三PMOS管导通，衬底电位选择为输出电源的电位。避免芯片异常掉电时PMOS管漏端寄生二极管正向导通产生的反向漏电流。用于PMOS管的衬底电位选择电路可以替换掉肖特基二极管，使PMOS管的衬底电位始终为芯片中的最高电位，消除了反向漏电流的消除了反向漏电流。避免芯片输入电源异常掉电时PMOS管的漏端寄生二极管正向导通，消除了反向漏电流，而且不会引起背栅效应。

附图说明

图1为现有的PMOS输出管电路结构示意图；

图2为本实用新型所述用于PMOS管的衬底电位选择电路的一种实施例的电路示意图；

图3为反相器的电路结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

需要说明的是，在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本实用新型作进一步说明，但不作为本实用新型的限定。

如图2和图3所示，本实用新型提供了一种用于PMOS管的衬底电位选择电路，包括：第一PMOS管MP1、第一NMOS管MN1、反相器I1、第二PMOS管MP2和第三PMOS管MP3；其中，

第一PMOS管MP1，所述第一PMOS管MP1的衬底和所述第一PMOS管MP1的漏极连接第一电源VCC；

第一NMOS管MN1，所述第一NMOS管MN1的漏极与所述第一PMOS管MP1的源极连接，所述第一NMOS管MN1的衬底与所述第一NMOS管MN1的源极连接接地，所述第一NMOS管MN1的栅极与所述第一PMOS管MP1的栅极连接共同连接第二电源VDD；

反相器I1，包括输入端A和输出端B；

具体地，所述反相器I1还可包括：第四PMOS管MP4和第二NMOS管MN2；

第四PMOS管MP4，所述第四PMOS管MP4的衬底与所述第四PMOS管MP4的漏极共同连接第二电源VDD；

第二NMOS管MN2，所述第二NMOS管MN2的栅极与所述第四PMOS管MP4的栅极形成所述反相器I1的输入端A，所述第二NMOS管MN2的衬底与所述第二NMOS管MN2的源极连接接地，所述第二NMOS管MN2的漏极与所述第四PMOS管MP4的源极共同形成所述反相器I1的输出端B。

在本实施例中，反相器I1的第四PMOS管MP4和第二NMOS管MN2构成的数字逻辑门。

第二PMOS管MP2，所述第二PMOS管MP2的栅极与所述反相器I1的输出端B连接，所述第二PMOS管MP2的衬底与所述第二PMOS管MP2的源极连接，所述第二PMOS管MP2的漏极与所述第一PMOS管MP1的漏极共同连接所述第一电源VCC；

第三PMOS管MP3，所述第三PMOS管MP3的栅极与所述第一NMOS管MN1的漏极、所述第一PMOS管MP1的源极和所述反相器I1的输入端A连接，所述第三PMOS管MP3衬底与所述第三PMOS管MP3漏极、所述第二PMOS管MP2的衬底和所述第二PMOS管MP2的源极共同连接形成选择输出端，所述第三PMOS管MP3的源极连接所述第二电源VDD。所述选择输出端用于连接PMOS管的衬底实现衬底电位选择的目的。

在本实施例中，第一电源VCC为芯片的电压输入端口信号，第二电源VDD为芯片的电源输出端口信号。

在用于PMOS管的衬底电位选择电路中，第一PMOS管MP1、第一NMOS管MN1和反相器I1用来比较第一电源VCC和第二电源VDD的电位高低，产生高低控制电平，第一NMOS管MN1为倒比管，当第一电源VCC高于第二电源VDD时，反相器I1的输入端A电位为可靠的高电平。第二PMOS管MP2和第三PMOS管MP3构成选择电路，接受，第一PMOS管MP1、第一NMOS管MN1和反相器I1产生的高低控制电平，选择第一电源VCC和第二电源VDD中的最高电位作为PMOS的衬底电位。

在芯片正常工作时，第一电源VCC的电位高于第二电源VDD的电位，第一PMOS管MP1的栅极电位低于源极电位，第一PMOS管MP1导通，由于第一NMOS管MN1是倒比管，反相器I1的输入端A上电位会被抬高到第一电源VCC，表现为高电平，经过反相器I1的输出端B上电位会被拉低到地，表现为低电平。当反相器I1的输入端A上的信号为高电平时，第三PMOS管MP3关断，当反相器I1的输出端B上的信号为低电平时，第二PMOS管MP2导通，第一电源VCC通过第二PMOS管MP2连接到PMOS的衬底，衬底上的电位与第一电源VCC的电位相同。

当芯片的输入电源(第一电源VCC)发生掉电时，第一电源VCC的电位低于第二电源VDD的电位，第一PMOS管MP1栅极电位高于源极电位，第一PMOS管MP1关断，反相器I1的输入端A上的电位会被拉低到地，表现为低电平。经过反相器I1的输出端B上的信号会被抬高到第二电源VDD，表现为高电平。当反相器I1的输入端A上的信号为低电平时，第三PMOS管MP3导通，当反相器I1的输出端B上的信号为高电平时，第二PMOS管MP2关断，第二电源VDD通过MP3连接到PMOS管的衬底，衬底上的电位与第二电源VDD的电位相同。

以上方案通过选择输入电源(第一电源VCC)连接到PMOS管的衬底或者是选择输出电源(第二电源VDD)连接到PMOS管的衬底，可以确保PMOS的衬底电位始终为芯片中的最高电位，保证PMOS的寄生二极管不会正向导通，消除从输出电源端口到输入电源端口的反向漏电流。以上方案也不会使PMOS管产生背栅效应。

在本实施例中，用于PMOS管的衬底电位选择电路可以在芯片正常工作时，输入电源(第一电源VCC)电位高于输出电源(第二电源VDD)电位，第二PMOS管MP2导通，第三PMOS管MP3关断，衬底电位选择为输入电源的电位。当芯片输入电源异常掉电时，输入电源电位低于输出电源电位，第二PMOS管MP2关断，第三PMOS管MP3导通，衬底电位选择为输出电源的电位。避免芯片异常掉电时PMOS管漏端寄生二极管正向导通产生的反向漏电流。用于PMOS管的衬底电位选择电路可以替换掉肖特基二极管，使PMOS管的衬底电位始终为芯片中的最高电位，消除了反向漏电流的消除了反向漏电流。避免芯片输入电源异常掉电时PMOS管的漏端寄生二极管正向导通，消除了反向漏电流，而且不会引起背栅效应。

本实用新型中用于PMOS管的衬底电位选择电路的内容和结构如上所示，上述的电路结构仅是示例性的，可应用于采用任何PMOS做输出管的电路中。

以上所述仅为本实用新型较佳的实施例，并非因此限制本实用新型的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本实用新型说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本实用新型的保护范围内。

Claims (2)

1.一种用于PMOS管的衬底电位选择电路，其特征在于，包括：

第一PMOS管，所述第一PMOS管的衬底和所述第一PMOS管的漏极连接第一电源；

第一NMOS管，所述第一NMOS管的漏极与所述第一PMOS管的源极连接，所述第一NMOS管的衬底与所述第一NMOS管的源极连接接地，所述第一NMOS管的栅极与所述第一PMOS管的栅极连接共同连接第二电源；

反相器，包括输入端和输出端；

第二PMOS管，所述第二PMOS管的栅极与所述反相器的输出端连接，所述第二PMOS管的衬底与所述第二PMOS管的源极连接，所述第二PMOS管的漏极与所述第一PMOS管的漏极共同连接所述第一电源；

第三PMOS管，所述第三PMOS管的栅极与所述第一NMOS管的漏极、所述第一PMOS管的源极和所述反相器的输入端连接，所述第三PMOS管衬底与所述第三PMOS管漏极、所述第二PMOS管的衬底和所述第二PMOS管的源极共同连接形成选择输出端，所述第三PMOS管的源极连接所述第二电源。

2.根据权利要求1所述的用于PMOS管的衬底电位选择电路，其特征在于，所述反相器还包括：

第四PMOS管，所述第四PMOS管的衬底与所述第四PMOS管的漏极共同连接第二电源；

第二NMOS管，所述第二NMOS管的栅极与所述第四PMOS管的栅极形成所述反相器的输入端，所述第二NMOS管的衬底与所述第二NMOS管的源极连接接地，所述第二NMOS管的漏极与所述第四PMOS管的源极共同形成所述反相器的输出端。

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